微電子發(fā)展的規(guī)律及趨勢(編輯修改稿)
2025-06-20 11:12 本頁面
【文章內(nèi)容簡介】 傳統(tǒng)的柵結(jié)構(gòu) 重摻雜多晶硅 SiO2 硅化物 經(jīng)驗關(guān)系 : L?Tox Xj1/3 對柵介質(zhì)層的要求年 份 1999 2021 2021 2021 2021 2021技 術(shù) 0 .18 0 .15 0 .13 0 .10 0 .07 0 .05等效柵氧化層厚度 ( nm ) 4 — 5 2 — 3 2 — 3 1 .5 — 2 柵介質(zhì)的限制 隨著 tgate 的縮小，柵泄漏電流呈指數(shù)性增長 超薄柵 氧化層 柵氧化層的勢壘 G S D 直接隧穿的泄漏電流 柵氧化層厚度小于 3nm后 tgate 大量的 晶體管 限制： tgate~ 3 to 2 nm 柵介質(zhì)的限制 柵介質(zhì)的限制 等效柵介質(zhì)層的總厚度： Tox 1nm + t柵介質(zhì)層 Tox t多晶硅耗盡 t柵介質(zhì)層 t量子效應(yīng) + + 由多晶硅耗盡效應(yīng)引起的等效厚度 : t多晶硅耗盡 由量子效應(yīng)引起的等效厚度 : t量子效應(yīng) ～ ～ 限制：等效柵介質(zhì)層的總厚度無法小于 1nm 隨著器件縮小致亞 50納米 尋求介電常數(shù)大的高 K材料來替代 SiO2 SiO2無法適應(yīng)亞 50納米器件的要求 柵介質(zhì)的限制 SiO2（ ?＝ ） SiO2/Si 界面 硅基集成電路發(fā)展的基石 得以使微電子產(chǎn)業(yè)高速和持續(xù)發(fā)展 SOI(SiliconOnInsulator: 絕緣襯底上的硅 )技術(shù) SOI技術(shù)：優(yōu)點 ?完全實現(xiàn)了介質(zhì)隔離 , 徹底消除了體硅 CMOS集成電路中的寄生閂鎖效應(yīng) ?速度高 ?集成密度高 ?工藝簡單 ?減小了熱載流子效應(yīng) ?短溝道效應(yīng)小 ,特別適合于小尺寸器件 ?體效應(yīng)小、寄生電容小，特別適合于低壓器件 ?SOI材料價格高 ?襯底浮置 ?表層硅膜質(zhì)量及其界面質(zhì)量 SOI技術(shù)：缺點 隧穿效應(yīng) SiO2的性質(zhì) 柵介質(zhì)層 Tox 1納米 量子隧穿模型 高 K介質(zhì) ? 雜質(zhì)漲落 器件溝道區(qū)中的雜 質(zhì)數(shù)僅為百的量級 統(tǒng)計規(guī)律 新型柵結(jié)構(gòu) ? 電子輸運的 渡越時間～ 碰撞時間 介觀物理的 輸運理論 ? 溝道長度 L50納米 L 源 漏 柵 Tox p 型硅 n+ n+ 多晶硅 NMOSFET 柵介質(zhì)層 新一代小尺寸器件問題 帶間隧穿 反型層的 量子化效應(yīng) 電源電壓 1V時，柵介質(zhì)層中電場 約為 5MV/cm，硅中電場約 1MV/cm 考慮量子化效應(yīng) 的器件模型 ? … ... 可靠性 穩(wěn)定狀態(tài)情況下的半導體增長率1 9 9 7 穩(wěn)定狀態(tài) （～ 2 0 3 0 ）CMOS 技術(shù) 0 .2 5 μ m 0 .0 3 5 μ m年平均增長率 16%7% ( 約為 GDP 增長率的 2 倍 )半導體產(chǎn)業(yè) / 電子工業(yè) 17% 35%半導體產(chǎn)業(yè) / GDP 0 .7 % 3%Fr o m Ch e mm in g Hu , ( .B e r ke ly )?2030年后，半導體加工技術(shù)走向成熟，類似于現(xiàn)在汽車工業(yè)和航空工業(yè)的情況 ?誕生基于新原理的器件和電路 集成電路走向系統(tǒng)芯片 解調(diào)/ 糾錯傳輸反向多路器M P E G 解碼D R A MD R A M聲頻接口視頻接口IBMCPUSTBPS C IIE E E 1284G P IO,et cD R A M衛(wèi)星/電纜第二代將來第三代SOC System On A Chi
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