采用fpga實(shí)現(xiàn)數(shù)字系統(tǒng)(編輯修改稿)
2025-06-15 20:53 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 ?程序的可讀性 ?語(yǔ)言擴(kuò)展 ?一點(diǎn)建議 大過(guò) Page 29 VHDL vs. Verilog ?建模和抽象能力 ?兩種語(yǔ)言基本相當(dāng)； ?VHDL語(yǔ)言的高層抽象能力要稍微優(yōu)于 Verilog語(yǔ)言，而 Verilog對(duì)于門(mén)級(jí)以下的描述要稍?xún)?yōu)一些；（見(jiàn)下頁(yè)圖） ?因此單從該角度考慮，其決定因素通常不是技術(shù)原因，而是個(gè)人喜好、是否有合適工具以及市場(chǎng)上是否有相應(yīng)的庫(kù)等外部因素。 坎 Page 30 VHDL vs. Verilog HDL語(yǔ)言的建模能力比較圖 離 Page 31 VHDL vs. Verilog ?數(shù)據(jù)類(lèi)型 ?VHDL含有大量的內(nèi)置數(shù)據(jù)類(lèi)型和用戶(hù)自定義類(lèi)型，這樣的特性對(duì)于系統(tǒng)的抽象建模能力有很大的用處，如果你需要豐富的數(shù)據(jù)類(lèi)型，那么 VHDL將是首選； ?Verilog的數(shù)據(jù)類(lèi)型都由語(yǔ)言本身定義，而且含有專(zhuān)門(mén)描述連線(xiàn)等的類(lèi)型，這說(shuō)明對(duì)于系統(tǒng)的邏輯和物理結(jié)構(gòu)的描述， Verilog將是十分高效的。 咸 Page 32 VHDL vs. Verilog ?易學(xué)習(xí)性 ?VHDL顯得不夠直觀(guān)，主要是由于： ?VHDL是強(qiáng)類(lèi)型的，規(guī)則復(fù)雜但卻有助于生成高質(zhì)量的代碼； ?靈活強(qiáng)大的系統(tǒng)抽象能力； ?Verilog直接面向硬件結(jié)構(gòu)，因此比較容易起步，但是通常設(shè)計(jì)者還應(yīng)該懂得 PLI（編程語(yǔ)言接口），實(shí)際上 Verilog要用好也不是簡(jiǎn)單的事情。 恒 Page 33 VHDL vs. Verilog ?設(shè)計(jì)的可重用性 ?VHDL具有包（ package）的概念，設(shè)計(jì)模塊的可重用性是十分簡(jiǎn)單和自然的； ?Verilog沒(méi)有 package的概念，為了使得函數(shù)和過(guò)程能被多個(gè) module重用，函數(shù)和過(guò)程的定義應(yīng)該放在單獨(dú)的文件中，然后使用 `include 編譯指令對(duì)該文件進(jìn)行包含（類(lèi)似于 C語(yǔ)言的頭文件）。 遯 Page 34 VHDL vs. Verilog ?庫(kù)的支持 ?VHDL提供了對(duì)庫(kù)（ library）的內(nèi)置支持，對(duì)于管理多個(gè)設(shè)計(jì)工程十分有效； ?Verilog并沒(méi)有庫(kù)的概念，只能通過(guò)前面提到過(guò)的 `include 指令，這是由于 Verilog最初是作為一個(gè)解釋性語(yǔ)言而產(chǎn)生的，不過(guò)后來(lái)為了提高效率，改成了編譯型語(yǔ)言，但是語(yǔ)言設(shè)計(jì)中仍然有很多解釋性語(yǔ)言的痕跡，當(dāng)然這也是其容易上手的重要原因。 大壯 Page 35 VHDL vs. Verilog ?程序的可讀性 ?VHDL脫胎于美國(guó)軍方的 Ada語(yǔ)言，語(yǔ)言規(guī)范十分嚴(yán)謹(jǐn)，甚至于繁瑣，但是可讀性卻十分好； ?Verilog同時(shí)具有 C和 Ada的特點(diǎn)，結(jié)構(gòu)比較靈活，有 C語(yǔ)言經(jīng)驗(yàn)的人一般選擇 Verilog； ?這主要是程序設(shè)計(jì)風(fēng)格的問(wèn)題，無(wú)論選用哪種語(yǔ)言，設(shè)計(jì)人員都應(yīng)該注意可讀性！ 晉 Page 36 VHDL vs. Verilog ?語(yǔ)言擴(kuò)展 ?VHDL提供了稱(chēng)為 ’ foreign 的屬性，允許調(diào)用其他語(yǔ)言中的子程序和模塊； ?Verilog語(yǔ)言提供了用于擴(kuò)展的 PLI機(jī)制，可以訪(fǎng)問(wèn)其他語(yǔ)言（常見(jiàn)的是 C）生成的函數(shù)等； ?要特別注意的是，提供擴(kuò)展雖然是標(biāo)準(zhǔn)定義的，但是具體支持其他哪種語(yǔ)言是各種語(yǔ)言實(shí)現(xiàn)定義的，使用擴(kuò)展功能可能帶來(lái)程序的移植性問(wèn)題，因此這一功能應(yīng)該慎用。 明夷 Page 37 VHDL vs. Verilog ?一點(diǎn)建議 ?兩種語(yǔ)言各有千秋，都有各自的支持者，VHDL多用于大學(xué)， Verilog常見(jiàn)于工業(yè)界； ?語(yǔ)言的選擇主要還是取決于設(shè)計(jì)本身和所用工具的支持； ?工業(yè)界（硅谷）多用 Verilog，掌握 VHDL的不妨考慮一下學(xué)習(xí) Verilog；尤其是 IC設(shè)計(jì)人員，由于 IC廠(chǎng)商基本都用 Verilog，因此建議首先學(xué)習(xí) Verilog語(yǔ)言。 家人 Page 38 SystemC ?優(yōu)點(diǎn) ?整個(gè)系統(tǒng)可以采用同一種語(yǔ)言完成，可以應(yīng)用用于軟硬件協(xié)同設(shè)計(jì)中； ?適于高層次建模，程序容易寫(xiě)，代碼少，減少了錯(cuò)誤的產(chǎn)生，比傳統(tǒng)建模的仿真速度快。 ?缺點(diǎn) ?來(lái)自于軟件語(yǔ)言，對(duì)硬件的描述還有待完善； ?支持的編譯器還有限。 ?目
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