【文章內(nèi)容簡介】 ? 嵌入處理器內(nèi)核 ：如 Altera公司的 FPGA嵌入 DSP core、 ARM7處理器，提供 NIOS軟處理器； Xilinx公司的 FPGA嵌入 Power PC450處理器， DSP Block， Micro Blaze軟處理器等。 FPGA內(nèi)部嵌入處理器，使 FPGA具備了實(shí)現(xiàn)軟硬件聯(lián)合系統(tǒng)的能力，并逐步成為 SOC（ system on chip)的高效設(shè)計(jì)平臺(tái)。 ? 硬核與結(jié)構(gòu)化 ASIC：如何使 FPGA和 ASIC揚(yáng)長避短？一是在 FPGA中嵌入硬核（ ASIC模塊）；另一個(gè)是在 ASIC中嵌入部分可編程的資源，或?qū)?FPGA直接轉(zhuǎn)化為 ASIC，稱結(jié)構(gòu)化 ASIC。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 內(nèi)嵌功能模塊 ? 全局時(shí)鐘、復(fù)位線 ? 內(nèi)嵌靜態(tài)存儲(chǔ)器 ? PLL ? 乘法器 ? MCU ? 專用 IO 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 數(shù)字系統(tǒng)設(shè)計(jì)方法 ?自頂向下（ TopDown）設(shè)計(jì)方法：是一種概念驅(qū)動(dòng)的設(shè)計(jì)法。該方法要求在整個(gè)設(shè)計(jì)過程中盡量運(yùn)用行為描述去定義設(shè)計(jì)對(duì)象，而不要過早考慮實(shí)現(xiàn)設(shè)計(jì)對(duì)象的具體電路、元器件和工藝，以便抓住主要矛盾，避開具體細(xì)節(jié)。只有當(dāng)整個(gè)設(shè)計(jì)在行為上得到驗(yàn)證與優(yōu)化后，才考慮具體實(shí)現(xiàn)問題。 ?自底向上（ BottomUp）設(shè)計(jì)方法：與自頂向下設(shè)計(jì)正好相反，首先要根據(jù)系統(tǒng)的設(shè)計(jì)要求，從現(xiàn)有可用的元件中選擇合適的元件，設(shè)計(jì)成一個(gè)個(gè)部件，當(dāng)一個(gè)部件不能直接實(shí)現(xiàn)系統(tǒng)的某個(gè)功能時(shí)，需要由多個(gè)部件組合去實(shí)現(xiàn)，直到滿足系統(tǒng)全部要求為止。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 自頂向下（ TopDown）設(shè)計(jì)方法 制定系統(tǒng)設(shè)計(jì)規(guī)范，系統(tǒng)級(jí)設(shè)計(jì)，劃分模塊，建立系統(tǒng)行為模型（ c語言、 matlab、 system C等），并進(jìn)行系統(tǒng)功能仿真。 完成模塊設(shè)計(jì)和仿真（ HDL語言），模塊互聯(lián)，并進(jìn)行系統(tǒng)功能仿真。 電路綜合產(chǎn)生門級(jí)電路，物理實(shí)現(xiàn)，系統(tǒng)測試。 特點(diǎn)： ?整個(gè)設(shè)計(jì)在系統(tǒng)級(jí)和模塊級(jí)上都進(jìn)行功能仿真，系統(tǒng)級(jí)的問題在系統(tǒng)級(jí)解決，模塊級(jí)問題在模塊級(jí)解決。系統(tǒng)的復(fù)雜性得到有效控制，便于系統(tǒng)優(yōu)化。 ?設(shè)計(jì)的主要工作與具體物理實(shí)現(xiàn)無關(guān)，便于移植到不同的工藝和制造商實(shí)現(xiàn)。 ?由于是整體設(shè)計(jì)，不便于設(shè)計(jì)重用。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 自底向上（ BottomUp）設(shè)計(jì)方法 制定系統(tǒng)設(shè)計(jì)規(guī)范，系統(tǒng)級(jí)設(shè)計(jì)，劃分模塊。 從現(xiàn)有可用的元件中選擇合適的元件。 由 選擇的元件 構(gòu)成一個(gè)個(gè)部件 。當(dāng)一個(gè)部件不能直接實(shí)現(xiàn)系統(tǒng)的某個(gè)功能時(shí)，需要由多個(gè)部件組合去實(shí)現(xiàn)。 由所有部件組成滿足要求的系統(tǒng) 特點(diǎn)： ?可以繼承使用經(jīng)過驗(yàn)證的、成熟的器件或部件，從而實(shí)現(xiàn)設(shè)計(jì)的重用。 ?不足是設(shè)計(jì)人員的設(shè)計(jì)受限于現(xiàn)成可用的元件，不能實(shí)現(xiàn)系統(tǒng)的優(yōu)化設(shè)計(jì)。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 混合設(shè)計(jì)（ TDamp。BU)方法 ?近代的數(shù)字系統(tǒng)設(shè)計(jì)中，為實(shí)現(xiàn)設(shè)計(jì)的重用，提高設(shè)計(jì)效率和質(zhì)量，通常采用以自頂向下設(shè)計(jì)方法為主導(dǎo)，結(jié)合使用自底向上設(shè)計(jì)方法的混合設(shè)計(jì)方法。這種設(shè)計(jì)方法既能保證實(shí)現(xiàn)系統(tǒng)優(yōu)化的、清晰易懂和便于移植的設(shè)計(jì)，又可重用已有的設(shè)計(jì)，減少重復(fù)設(shè)計(jì)。 ?上述數(shù)字系統(tǒng)的設(shè)計(jì)方法，從方法學(xué)上與大型軟件的設(shè)計(jì)方法是一致的。在學(xué)習(xí)硬件設(shè)計(jì)的方法時(shí)，不妨與軟件設(shè)計(jì)方法相對(duì)照，發(fā)現(xiàn)相似和不同點(diǎn)，從而加深對(duì)設(shè)計(jì)方法的理解。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的綜合、仿真與設(shè)計(jì)驗(yàn)證方法 設(shè)計(jì)的行為描述 邏輯綜合工具 設(shè)計(jì)的門級(jí)描述 測試激勵(lì)信號(hào)發(fā)生器 設(shè)計(jì)確認(rèn)仿真測試平臺(tái) 響應(yīng)比較器 可綜合HDL描述 物理實(shí)現(xiàn)延時(shí)文件 設(shè)計(jì)確認(rèn) 物理實(shí)現(xiàn)工具 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 可編程邏輯器件設(shè)計(jì)流程 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)輸入 ◇ 原理圖 ◇ 硬件描述語言 ◇ 波形圖 設(shè)計(jì)處理 ◇ 優(yōu)化、綜合 ◇ 適配、分割 ◇ 布局、布線 器件編程 器件測試 時(shí)序仿真 功能仿真 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 1. 設(shè)計(jì)準(zhǔn)備 在 PLD系統(tǒng)設(shè)計(jì)之前 ， 首先要完成方案論證 、 系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作 。 設(shè)計(jì)人員根據(jù)任務(wù)要求 ， 如系統(tǒng)的功能和復(fù)雜度 ， 對(duì)工作速度和器件本身的資源 、 成本及連線的可布性等方面進(jìn)行權(quán)衡 ， 選擇合適的設(shè)計(jì)方案和合適的器件類型 。 2. 設(shè)計(jì)輸入 設(shè)計(jì)人員將所設(shè)計(jì)的系統(tǒng)或電路以 EDA軟件要求的某種形式表示出來 ， 并送入計(jì)算機(jī)的過程稱為設(shè)計(jì)輸入 。 設(shè)計(jì)輸入通常有以下幾種形式 。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 1) 原理圖輸入方式 ? 原理圖輸入方式是一種最直接的設(shè)計(jì)描述方式 ， 要設(shè)計(jì)什么 ， 就從軟件系統(tǒng)提供的元件庫中調(diào)出來 ， 畫出原理圖 。 ?這種方式要求設(shè)計(jì)人員有豐富的電路知識(shí)及對(duì) PLD的結(jié)構(gòu)比較熟悉 。 ?主要優(yōu)點(diǎn)是電路熟悉便于信號(hào)的觀察和電路的調(diào)整； ? 缺點(diǎn)是效率低 ， 特別是產(chǎn)品有所改動(dòng) ， 需要選用另外一個(gè)公司的 PLD器件時(shí) ， 就需要重新輸入原理圖 。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 采用原理圖設(shè)計(jì)三人表決器 邏輯方程： L2=SW1SW2+SW1SW3+SW2SW3。 L1= ~L2。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 2) 硬件描述語言輸入方式 ?硬件描述語言是用文本方式描述設(shè)計(jì) ， 它分為特殊硬件描述語言和標(biāo)準(zhǔn) HDL描述語言 。 ? 標(biāo)準(zhǔn) HDL描述語言是目前常用的高層硬件描述語言 ， 主要有 VHDL和 Verilog HDL兩個(gè) IEEE標(biāo)準(zhǔn) 。 其突出優(yōu)點(diǎn)有： 語言與工藝的無關(guān)性 ， 用不著對(duì)底層的電路和PLD結(jié)構(gòu)的熟悉 ， 可以使設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì) 、 邏輯驗(yàn)證階段便確立方案的可行性 。 ? HDL描述語言具有分級(jí)描述能力 。 可以從晶體管級(jí) 、門級(jí) 、 行為級(jí)和系統(tǒng)級(jí)對(duì)數(shù)字電路進(jìn)行完整的描述 。HDL語言實(shí)現(xiàn)了數(shù)字電路在不同層次上描敘的統(tǒng)一 。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 采用 VerilogHDL設(shè)計(jì)三人表決器 module majority_voter(SW1,SW2,SW3,L1,L2)。 output L1,L2。 input SW1,SW2,SW3。 wire SW12,SW23,SW13。 assign SW12 = SW1 amp。 SW2。 assign SW23 = SW2 amp。 SW3。 assign SW13 = SW1 amp。 SW3。 assign L2 = SW12 | SW23 | SW13。 assign L1 = ~L2。 endmodule 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 3. 功能仿真 ? 功能仿真也叫前仿真。設(shè)計(jì)的電路必須在編譯之前進(jìn)行邏輯功能驗(yàn)證， 此時(shí)的仿真沒有延時(shí)信息， 對(duì)于初步的功能檢測非常方便。 ? 仿真前 要先利用波形編輯器和硬件描述語言等建立波形文件和測試向量（即將所關(guān)心的輸入信號(hào)組合成序列）， ?仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形， 從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號(hào)變化。 如果發(fā)現(xiàn)錯(cuò)誤， 則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 三人表決器功能仿真波形 輸出信號(hào)無延時(shí) 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 4. 設(shè)計(jì)處理 設(shè)計(jì)處理是器件設(shè)計(jì)中的核心環(huán)節(jié) 。 在設(shè)計(jì)處理過程中 ， 編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行： ?語法檢查和設(shè)計(jì)規(guī)則檢查 。 ?邏輯優(yōu)化 、 綜合 。 化簡所有的邏輯 ， 使設(shè)計(jì)所占用的資源最少 。 綜合的目的是將 HDL設(shè)計(jì)轉(zhuǎn)換為基本邏輯門電路網(wǎng)表文件 。 ? 適配和分割：將設(shè)計(jì)分割為多個(gè)便于識(shí)別的邏輯小塊形式映射到器件相應(yīng)的宏單元中 。 ? 布局和布線：以最優(yōu)的方式對(duì)邏輯元件布局 ， 并準(zhǔn)確地實(shí)現(xiàn)元件間的互連 。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 綜合 HDL描述 轉(zhuǎn)換 引擎 2級(jí)邏輯功能 優(yōu)化后邏輯 工藝實(shí)現(xiàn)網(wǎng)表 工藝庫 優(yōu)化 引擎 映射 引擎 ?邏輯綜合是由一個(gè)邏輯電路的 HDL描述轉(zhuǎn)換到一個(gè)電路結(jié)構(gòu)描述的過程，最終得到一個(gè)由基本邏輯電路構(gòu)成的結(jié)構(gòu)化網(wǎng)表。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 采用 VerilogHDL設(shè)計(jì)三人表決器綜合結(jié)果 綜合優(yōu)化后邏輯電路 適配和分割后 FPGA工藝實(shí)現(xiàn)網(wǎng)表電路 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 布局與布線 ? 布局：是將 工藝實(shí)現(xiàn)網(wǎng)表電路 排放在硅片的合適位置上。 ? 布線：是連接 工藝實(shí)現(xiàn)網(wǎng)表電路 間的互連線。 用 Altera公司的 FPGA器件EP1C3實(shí)現(xiàn)三人表決器，用到 2910個(gè)LE中的 1個(gè)。 輸入 輸出 第一講 數(shù)字系統(tǒng)與 FPGA