【文章內容簡介】 備接收 DS18B20山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 14 傳來的數(shù)據(jù)， DS18B20 將在總線拉低后 15us 之內將數(shù)據(jù)傳到總線上，因此，控制器必須在拉低電平然后釋放總線 15us 之內采樣總線上的數(shù)據(jù)。每次讀取一位數(shù) 據(jù)不小于 60us，如圖 所示 。 圖 讀時序 原理圖 電源連接 DS18B20 可使用寄生電源，可以在 I/O 引腳處于高電平時獲取些能量，儲存在電容中供正常使用，但進行精確轉換時需要 I/O 引腳保持大電流供電，這樣對 FPGA 芯片引腳造成很大壓力，所以 使用 VDD 引腳接外部電源。 DS18B20 進行溫度轉換需要很大電流 ,工作最大電流可達 1 mA。使用 VDD 引腳接外部電源供電的優(yōu)點在于 I/O 線上不需要在溫度變換期間保持高電平。這樣就可以有效的保護 FPGA 芯片，也可在單總線上放置多數(shù)目的 DS18B20。使用外部電源 ,通過發(fā)出 Skip ROM 跳過命令，然后發(fā)出 Convert T 變換命令，可以完成溫度變換。 數(shù)據(jù)輸出 控制器從 DS18B20 接收的 16 位溫度值為 12 位，精度為 ， DS18B20 用 12 位存貯溫值度。最 高位為符號位，正溫度 S=0 如 0550H 為+85 度， 0191H 為 度， FC90H 為 55 度，如圖 所示 。 山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 15 圖 溫度寄存器格式表 本次試驗顯示忽略了小數(shù)位，只取整數(shù)位，那么只取 data[10:4]這 7 位，便是溫度的整數(shù)值。 數(shù)據(jù)處理 模塊 數(shù)據(jù)處 理 是在 FPGA 內部進行的 。用 FPGA 對 DS18B20 進行驅動從而得到 溫度數(shù)據(jù) ， FPGA 需要完成 DS18B20 的初始化、讀取 DS18B20 的 48位 ID 號、啟動 DS18B20 溫度轉換、讀取溫度轉化結果。讀取 48 位 ID 號和讀取溫度轉換結果過程中， FPGA 還要實現(xiàn) CRC 校驗碼的計算，保證通信數(shù)據(jù)的可靠性。這就需要對 FPGA 進行一定的 了解。 FPGA 的基本單元是可編程邏輯器件（ PLD）， PLD 的可編程特性使得它能夠在 IC 設計中提供電路仿真和驗證，從而大大提高了產(chǎn)品的生產(chǎn)效率和生產(chǎn)速率。如今， PLD 在經(jīng)歷了幾個階段后終 于發(fā)展成了 FPGA 和 CPLD。在此發(fā)展過程中， PLD 強大的功能使得它被廣泛應用于生活之中。 20 世紀 70 年代初期，可編程邏輯器件 PROM 和 PLA 的出現(xiàn)替代了高成本的掩膜編程 ROM，接著 AMD 公司又研制出了可編程陣列邏輯器件（ Programmable Array Logic， PAL）。 可編程邏輯器件的發(fā)展歷程 工程師們發(fā)明的 PROM 解決了 ROM 很難存儲代碼的問題。工程師通過 PROM 提供的一個簡單且與芯片有關的編程器，將代碼寫入芯片中。燒山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 16 入后的 PROM 在斷電后可以保存數(shù)據(jù)。但是 PROM 的缺點是它 的速度與輸入端受到一定的限制。為了解決這個問題就出現(xiàn)了 Programmable Logic Array（ PLA），許多和“與”陣列相連接的輸入端構成了 PLA，同時還將“與”陣列的輸出連接到“或”陣列，最后產(chǎn)生輸出。 PLA 結構示意圖如 所示。 圖 PLA 的結構示意圖 PAL 是在 PLA 的基礎上發(fā)展起來的一個新版本，它們的共同點是都含有“與”陣列。不同的地方在于“或”陣列是否可以編程，其中 PLA 是可編程的，而 PAL 是固定的不可以編程的。很明顯，這樣的設計限 制了參與“或”運算的個數(shù)，但是由于輸入和輸出端都加了反相器，工程師想實現(xiàn)邏輯函數(shù)的話，可以選擇執(zhí)行“與”和“或”陣列兩種不同的方案，這種做法還是可以使得 PAL 能夠實現(xiàn)很多布爾表達式。另外， PAL 具有簡化編程算法、運算速度提高等優(yōu)點被適用于中小規(guī)?？删幊屉娐分?[6]。 可編程邏輯器件的分類 由于可編程邏輯器件供應廠家非常多，而且名稱也不盡相同，因此有不同的分類方法。 按 PLD結構和復雜度可以將可編程邏輯器件分為簡單 PLD和復雜 PLD山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 17 （ CPLD）兩種，通常，它們又被稱為低密度 PLD 和高密度 PLD（ HPLD） 。低密度 PLD 具有集成度高、開發(fā)周期短、速度快等優(yōu)點。然而，由于自身的局限性，設計功能較復雜的用戶不適合使用此器件。其具體的劃分如圖 所示。 圖 PLD 結構圖 根據(jù) PLD 可編程特性可將其分為兩種類型：一次可編程、 重復可編程。一次可編程器件的代表器件主要有熔絲型 FPGA、 PAL 和 PROM。對于重復可編程器件來說，該器件采用電擦除的器件壽命會比使用紫外線方式好些，因為用紫外線擦除的器件只能使用幾十次。如今，靜態(tài)隨機存取存儲器結構（ SRAM）被應用于大部分產(chǎn)品中，所以重復可編程器件能夠實現(xiàn)無限次編程。 按編程元器件可以分為熔絲型開關、 EPROM、 SRAM、可編程低阻電路和 EEPROM 五種類型。 若按內部互聯(lián)結構可以將可編程邏輯器件分為 FPGA 和 CPLD 兩種類型。 CPLD 屬于確定型結構，其內部的互聯(lián)資源由長度固定的連線組成 。邏輯單元的主體是由“與或陣列”組成的，我們可以通過“與或陣列”來實現(xiàn)所需要的功能。 FPGA 屬于統(tǒng)計型結構，其內部的互聯(lián)資源要比 CPLD山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 18 復雜的多，它包括很多不同長度的連線資源， 每次布線的數(shù)據(jù)通路延時可能不同。 FPGA 的內部邏輯單元是由 SRAM組成，通過查找表 FPGA 可以實現(xiàn)任何邏輯函數(shù) [7]。 CPLD/FPGA 的基本結構 隨著半導體技術的不斷發(fā)展，用戶對集成度的要求不斷提高，復雜可編程邏輯器件（ CPLD）也開始逐漸發(fā)展起來。原先， CPLD 具有可擦除、可編程的功能，其結構和 PAL/GAL相似，但是 CPLD 的集成度比它們要高很多。如今，驚人的工藝進步速度使得 CPLD 百萬門級的規(guī)模取代了 PAL和 GAL 中 1000 門以下的芯片系列，同時，為了合理利用芯片使其利用率和工作頻率得到提高，因此改進了 CPLD 的內部結構，從而使得其應用領域不斷擴大。 目前，有許多著名的公司生產(chǎn) CPLD，雖然種類繁多，但是我們可以根據(jù)其共同之處將其概括為三個部分：互聯(lián)資源、可編程邏輯陣列塊、輸入 /出塊。圖 為乘積項陣列型 CPLD 的基本結構。 圖 基于乘積項陣列型 CPLD 的基本結構示意 圖 山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 19 20 世紀 80 年代中期，美國 Xilinx公司創(chuàng)建了高密度可編程器件 FPGA。與低密度 PLD 相比，它通過內部邏輯單元之間的連接來完成所有復雜邏輯電路功能。目前，單片 FPGA 的工作速度已經(jīng)大于 500MHz，在結構上已經(jīng)能夠完成復雜系統(tǒng)所需要的主要功能。 FPGA 根據(jù)編程技術被劃分為兩類：基于 SRAM 編程的 FPGA 和基于反熔絲編程的 FPGA。 可編程布線資源（ PI）、可配置邏輯模塊（ CLB）、可編程輸入 \輸出模塊（ IOB）三部分構成了基于 SRAM 編程的 FPGA。此器件具有反復編程，開發(fā)設計不需要專門的編程 器，與 CMOS 工藝的存儲器兼容，價格較低等特點。其中，用戶指定的邏輯功能是通過 CLB 實現(xiàn)的；內部邏輯陣列和外部引腳之間的一個可編程接口是由 IOB 提供的； CLB 與 CLB 和 CLB 與 IOB之間的連線是由 PI 提供的，以此來傳遞信息。 采用反熔絲編程的 FPGA 具有抗輻射、集成度高、功耗低等特點，由于反熔絲開關是一種一次性編程器件，所以此器件也屬于一次性可編程FPGA，由于該器件修改和系統(tǒng)升級比較困難，因此，這種器件適合于設計定型后的批量生產(chǎn) [8]。 可編程邏輯器件的應用 隨著電子技術的迅猛發(fā)展， 目前的 FPGA 和 CPLD 器件在可靠性、集成度、速度以及功能等方面能夠滿足許多場合的要求。因此，傳統(tǒng)的電路將被大規(guī)模集成電路替代已經(jīng)成為了技術領域的必然趨勢。 （ 1） PLD 在電子技術領域中的應用 在通信領域中， CPLD 和 FPGA 在集成度、功能和性能上的優(yōu)勢可以滿足通信系統(tǒng)功能更強、體積更小、速度更快和功耗更低等要求。因此，大規(guī)模邏輯器件被廣泛應用在民用和軍用方面。如移動電話、調制解調器、雷達等設備。 在數(shù)字信號處理技術領域（ DSP） 中， FPGA/CPLD 和 DSP 技術相結合，山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 20 能夠彌補由于 DSP 實時性和靈活 性不強所帶來的缺陷。因此，使用FPGA/CPLD 設計 DSP 系統(tǒng)，既可以縮小系統(tǒng)體積又可以提高系統(tǒng)的工作速度。 （ 2） PLD 在 ASIC 設計中的應用 ASIC 是可編程邏輯器件發(fā)展的基礎，以前采用的是全定制和半定制電路的方法設計 ASIC。如果在設計完成后不能滿足設計要求，那么就必須進行重新設計和驗證，這樣做不僅會使得產(chǎn)品開發(fā)時間變長，還會極大增加產(chǎn)品的開發(fā)費用。 FPGA/CPLD 芯片除了具有 ASIC 的特點外，還具有接入內核的引腳數(shù)目不是有限的這一特點。因此，采用可編程邏輯器件能夠使得開發(fā)成本降低同時能夠縮短 研制時間。 （ 3） PLD 在數(shù)字電路實驗中的應用 目前，在數(shù)字電路實驗中會用到大量的門電路、觸發(fā)器等，如果每次實驗課程都大量購置邏輯集成芯片，將會使得大量芯片（尤其是有的邏輯芯片）被閑置，增加經(jīng)費開支。由于 PLD 幾乎能夠構成所有的中規(guī)模組合集成電路，因此，把 PLD 應用在數(shù)字電路實驗中，可以大大減少器材選購和經(jīng)費開支，把實驗操作變得簡單化。 EDA技術 在過去幾十年里， EDA 技術隨著電子設計技術和計算機的不斷發(fā)展也取得了很大的進展。所謂 EDA 技術，簡單的說，它的發(fā)展是以計算機為平臺，用來發(fā)展 的工具是 EDA 軟件，并且設計硬件描述語言，最后由計算機自動完成編譯、布局、仿真測試等一連串的步驟，最終設計出電子產(chǎn)品的自動化設計過程。使用軟件設計的方法設計硬件部分是 EDA 技術的一大特色，換句話說，利用 HDL 語言和 EDA 軟件的組合就可以實現(xiàn)硬件功能。整個系統(tǒng)可以集成在一片芯片上，因此，它具有功耗低、可靠性高和體積小等特點。 山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 21 由于 EDA 技術的性價比不斷提高且向著深度與廣度兩個方面的發(fā)展，在實際生活中， EDA 技術被更廣泛的應用于 3 個領域中：電類專業(yè)的高等院校實踐與科研，專業(yè)從事集成電路和新產(chǎn)品的開發(fā)以及傳統(tǒng)機電 設備的技術革新和升級換代。總之，不論被應用在什么領域，使用 EDA 技術都能為人們帶來很多方便 [9]。 Verilog HDL 在 EDA中的應用 如今，幾乎所有 EDA 開發(fā)環(huán)境都支持 Verilog HDL語言。 Verilog HDL最初的目的是為了設計大規(guī)模及超大規(guī)模集成電路，在工程應用上， Verilog HDL 語言需要 EDA 工具的支持。 Verilog HDL工程設計的流程主要包括設計輸入、仿真、下載以及調試等步驟。如圖 是 Verilog HDL 工程設計流程。 圖 Verilog HDL 工程設計流程 數(shù)碼管 顯示模塊 本次課題測得的 數(shù)據(jù)需要用數(shù)碼管顯示出來， 數(shù)碼管 有動態(tài)靜態(tài)之分，靜態(tài)驅動的優(yōu)點是編程簡單，顯示亮度高，缺點是占用 I/O 端口多，實際應用時必須增加譯碼驅動器進行驅動，增加了硬件電路的復雜性 ， 因此我們山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 22 選擇的是 8 段 共陽動態(tài)數(shù)碼管來顯示此次 測量 的數(shù)據(jù) 。 數(shù)碼管按段數(shù)分 為 七段數(shù)碼管和八段 數(shù) 碼管，八段數(shù)碼管 比 七段數(shù)碼管多一個發(fā)光二極管單元（多一個小數(shù)點顯示）；按能顯示多少個 ―8‖可分為 1 位、 2 位、 4 位等等數(shù)碼管 ； 按發(fā)光二極管單元連接方式分為共陽極數(shù)碼管和共陰極數(shù)碼管。共陽數(shù)碼管是 指將所有發(fā)光二極管的陽極接到一起形成公共陽極 (COM)的數(shù)碼管。共陽數(shù)碼管在應用時應將公共極 COM 接到+5V，當某一字段發(fā)光二極管的陰極為低電平時，相應字段就點亮。當某一字段的陰極為高電平時，相應字段就不亮。共陰數(shù)碼管是指將所有發(fā)光二極管