【正文】 段 數(shù) 碼管，八段數(shù)碼管 比 七段數(shù)碼管多一個(gè)發(fā)光二極管單元（多一個(gè)小數(shù)點(diǎn)顯示）；按能顯示多少個(gè) ―8‖可分為 1 位、 2 位、 4 位等等數(shù)碼管 ； 按發(fā)光二極管單元連接方式分為共陽(yáng)極數(shù)碼管和共陰極數(shù)碼管。如圖 是 Verilog HDL 工程設(shè)計(jì)流程。 Verilog HDL最初的目的是為了設(shè)計(jì)大規(guī)模及超大規(guī)模集成電路，在工程應(yīng)用上， Verilog HDL 語(yǔ)言需要 EDA 工具的支持?？傊?，不論被應(yīng)用在什么領(lǐng)域，使用 EDA 技術(shù)都能為人們帶來(lái)很多方便 [9]。整個(gè)系統(tǒng)可以集成在一片芯片上，因此，它具有功耗低、可靠性高和體積小等特點(diǎn)。所謂 EDA 技術(shù)，簡(jiǎn)單的說(shuō)，它的發(fā)展是以計(jì)算機(jī)為平臺(tái)，用來(lái)發(fā)展 的工具是 EDA 軟件，并且設(shè)計(jì)硬件描述語(yǔ)言，最后由計(jì)算機(jī)自動(dòng)完成編譯、布局、仿真測(cè)試等一連串的步驟，最終設(shè)計(jì)出電子產(chǎn)品的自動(dòng)化設(shè)計(jì)過(guò)程。由于 PLD 幾乎能夠構(gòu)成所有的中規(guī)模組合集成電路，因此，把 PLD 應(yīng)用在數(shù)字電路實(shí)驗(yàn)中，可以大大減少器材選購(gòu)和經(jīng)費(fèi)開(kāi)支，把實(shí)驗(yàn)操作變得簡(jiǎn)單化。因此，采用可編程邏輯器件能夠使得開(kāi)發(fā)成本降低同時(shí)能夠縮短 研制時(shí)間。如果在設(shè)計(jì)完成后不能滿足設(shè)計(jì)要求，那么就必須進(jìn)行重新設(shè)計(jì)和驗(yàn)證，這樣做不僅會(huì)使得產(chǎn)品開(kāi)發(fā)時(shí)間變長(zhǎng)，還會(huì)極大增加產(chǎn)品的開(kāi)發(fā)費(fèi)用。因此，使用FPGA/CPLD 設(shè)計(jì) DSP 系統(tǒng)，既可以縮小系統(tǒng)體積又可以提高系統(tǒng)的工作速度。如移動(dòng)電話、調(diào)制解調(diào)器、雷達(dá)等設(shè)備。 （ 1） PLD 在電子技術(shù)領(lǐng)域中的應(yīng)用 在通信領(lǐng)域中， CPLD 和 FPGA 在集成度、功能和性能上的優(yōu)勢(shì)可以滿足通信系統(tǒng)功能更強(qiáng)、體積更小、速度更快和功耗更低等要求。 可編程邏輯器件的應(yīng)用 隨著電子技術(shù)的迅猛發(fā)展， 目前的 FPGA 和 CPLD 器件在可靠性、集成度、速度以及功能等方面能夠滿足許多場(chǎng)合的要求。其中，用戶指定的邏輯功能是通過(guò) CLB 實(shí)現(xiàn)的；內(nèi)部邏輯陣列和外部引腳之間的一個(gè)可編程接口是由 IOB 提供的； CLB 與 CLB 和 CLB 與 IOB之間的連線是由 PI 提供的，以此來(lái)傳遞信息。 可編程布線資源（ PI）、可配置邏輯模塊（ CLB）、可編程輸入 \輸出模塊（ IOB）三部分構(gòu)成了基于 SRAM 編程的 FPGA。目前，單片 FPGA 的工作速度已經(jīng)大于 500MHz，在結(jié)構(gòu)上已經(jīng)能夠完成復(fù)雜系統(tǒng)所需要的主要功能。 圖 基于乘積項(xiàng)陣列型 CPLD 的基本結(jié)構(gòu)示意 圖 山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的硬件設(shè)計(jì) 19 20 世紀(jì) 80 年代中期，美國(guó) Xilinx公司創(chuàng)建了高密度可編程器件 FPGA。 目前，有許多著名的公司生產(chǎn) CPLD，雖然種類繁多，但是我們可以根據(jù)其共同之處將其概括為三個(gè)部分：互聯(lián)資源、可編程邏輯陣列塊、輸入 /出塊。原先， CPLD 具有可擦除、可編程的功能，其結(jié)構(gòu)和 PAL/GAL相似，但是 CPLD 的集成度比它們要高很多。 FPGA 的內(nèi)部邏輯單元是由 SRAM組成，通過(guò)查找表 FPGA 可以實(shí)現(xiàn)任何邏輯函數(shù) [7]。邏輯單元的主體是由“與或陣列”組成的，我們可以通過(guò)“與或陣列”來(lái)實(shí)現(xiàn)所需要的功能。 若按內(nèi)部互聯(lián)結(jié)構(gòu)可以將可編程邏輯器件分為 FPGA 和 CPLD 兩種類型。如今，靜態(tài)隨機(jī)存取存儲(chǔ)器結(jié)構(gòu)（ SRAM）被應(yīng)用于大部分產(chǎn)品中，所以重復(fù)可編程器件能夠?qū)崿F(xiàn)無(wú)限次編程。一次可編程器件的代表器件主要有熔絲型 FPGA、 PAL 和 PROM。其具體的劃分如圖 所示。低密度 PLD 具有集成度高、開(kāi)發(fā)周期短、速度快等優(yōu)點(diǎn)。 可編程邏輯器件的分類 由于可編程邏輯器件供應(yīng)廠家非常多，而且名稱也不盡相同，因此有不同的分類方法。很明顯，這樣的設(shè)計(jì)限 制了參與“或”運(yùn)算的個(gè)數(shù)，但是由于輸入和輸出端都加了反相器，工程師想實(shí)現(xiàn)邏輯函數(shù)的話，可以選擇執(zhí)行“與”和“或”陣列兩種不同的方案，這種做法還是可以使得 PAL 能夠?qū)崿F(xiàn)很多布爾表達(dá)式。 圖 PLA 的結(jié)構(gòu)示意圖 PAL 是在 PLA 的基礎(chǔ)上發(fā)展起來(lái)的一個(gè)新版本，它們的共同點(diǎn)是都含有“與”陣列。為了解決這個(gè)問(wèn)題就出現(xiàn)了 Programmable Logic Array（ PLA），許多和“與”陣列相連接的輸入端構(gòu)成了 PLA，同時(shí)還將“與”陣列的輸出連接到“或”陣列，最后產(chǎn)生輸出。燒山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的硬件設(shè)計(jì) 16 入后的 PROM 在斷電后可以保存數(shù)據(jù)。 可編程邏輯器件的發(fā)展歷程 工程師們發(fā)明的 PROM 解決了 ROM 很難存儲(chǔ)代碼的問(wèn)題。在此發(fā)展過(guò)程中， PLD 強(qiáng)大的功能使得它被廣泛應(yīng)用于生活之中。 FPGA 的基本單元是可編程邏輯器件（ PLD）， PLD 的可編程特性使得它能夠在 IC 設(shè)計(jì)中提供電路仿真和驗(yàn)證，從而大大提高了產(chǎn)品的生產(chǎn)效率和生產(chǎn)速率。讀取 48 位 ID 號(hào)和讀取溫度轉(zhuǎn)換結(jié)果過(guò)程中， FPGA 還要實(shí)現(xiàn) CRC 校驗(yàn)碼的計(jì)算，保證通信數(shù)據(jù)的可靠性。 數(shù)據(jù)處理 模塊 數(shù)據(jù)處 理 是在 FPGA 內(nèi)部進(jìn)行的 。最 高位為符號(hào)位，正溫度 S=0 如 0550H 為+85 度， 0191H 為 度， FC90H 為 55 度，如圖 所示 。使用外部電源 ,通過(guò)發(fā)出 Skip ROM 跳過(guò)命令，然后發(fā)出 Convert T 變換命令，可以完成溫度變換。使用 VDD 引腳接外部電源供電的優(yōu)點(diǎn)在于 I/O 線上不需要在溫度變換期間保持高電平。 圖 讀時(shí)序 原理圖 電源連接 DS18B20 可使用寄生電源，可以在 I/O 引腳處于高電平時(shí)獲取些能量，儲(chǔ)存在電容中供正常使用，但進(jìn)行精確轉(zhuǎn)換時(shí)需要 I/O 引腳保持大電流供電，這樣對(duì) FPGA 芯片引腳造成很大壓力，所以 使用 VDD 引腳接外部電源。 讀時(shí)序 讀時(shí)序時(shí)，總線拉低電平大于 1us 后，然后釋放總線準(zhǔn)備接收 DS18B20山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的硬件設(shè)計(jì) 14 傳來(lái)的數(shù)據(jù)， DS18B20 將在總線拉低后 15us 之內(nèi)將數(shù)據(jù)傳到總線上，因此，控制器必須在拉低電平然后釋放總線 15us 之內(nèi)采樣總線上的數(shù)據(jù)。 圖 寫(xiě) 時(shí)序原理圖 寫(xiě)時(shí)序有寫(xiě) 1 和寫(xiě) 2 時(shí)序，首先將總線拉低電平，拉低后 15us 之內(nèi)必須把所要向 DS18B20 寫(xiě)的數(shù)據(jù)傳到總線上， DS18B20 將在 15us60us 內(nèi)采樣總線上的數(shù)據(jù)，如果為高則寫(xiě) 1，為低則寫(xiě) 0；寫(xiě)完一次后釋放總線。 初始化時(shí)序 初始化時(shí)序中，控制器發(fā)送一個(gè) 480us960us 的低電平的復(fù)位信號(hào)，然后釋放總線，也就是總線為高電平，此時(shí)，控制器準(zhǔn)備接收 DS18B20 的反應(yīng)信號(hào)，當(dāng)總線釋放后，如果存在 DS18B20，那么 DS18B20 將在 1560us內(nèi)發(fā)送一個(gè)持續(xù) 60240us 的反應(yīng)信號(hào)，如圖 所示 。 DS18B20 遵循相應(yīng)的通信協(xié)議從而保證數(shù)據(jù)傳輸?shù)恼_性和完整性。其中，斜率累加器的作用是修正預(yù)置值，只要計(jì)數(shù)器一直沒(méi)有被關(guān)閉，那么就重復(fù)以上的過(guò)程，直到溫度寄存器與被測(cè)溫度值一致 [5]。實(shí)際上，高溫度系數(shù)振蕩器決定了計(jì)數(shù)門的開(kāi)啟時(shí)間。從圖中可以看出隨著溫 度的變化，低溫度系數(shù)晶振的振蕩頻率基本不會(huì)發(fā)生變化，減法計(jì)數(shù)器 1 接收到的信號(hào)是用于產(chǎn)生固定頻率的脈沖信號(hào)；溫度對(duì)高溫度系數(shù)晶振的振蕩頻率的影響很大，因此，減法計(jì)數(shù)器 2 的脈沖輸入就是其所產(chǎn)生的信號(hào)。其測(cè)得的數(shù)據(jù)與溫度關(guān)系如 表 所示。 64山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的硬件設(shè)計(jì) 11 位光刻 ROM 是溫度敏感元件，其中包含了 DS18B20 唯一的序列號(hào)（唯一的名字）。 DS18B20 實(shí)時(shí)測(cè)得的室溫將轉(zhuǎn)化成 9 到 12 位的串行數(shù)據(jù)，對(duì)串行數(shù)據(jù)進(jìn)行“翻譯”就可以得出實(shí)時(shí)室溫。 DS18B20FPGALED 數(shù) 碼 管 圖 系統(tǒng) 硬件結(jié)構(gòu)框圖 溫度采集模塊 鑒于要測(cè)量溫度，而開(kāi)發(fā)板沒(méi)有測(cè)量溫度的設(shè)備，所以最基本是要添加外設(shè)數(shù)字 溫度傳感器 DS18B20。 圖 Quartus II 設(shè)計(jì)流程山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的硬件設(shè)計(jì) 10 3. 系統(tǒng)的硬件設(shè)計(jì) 系統(tǒng)的 總體結(jié)構(gòu)設(shè)計(jì) 本次設(shè)計(jì)的數(shù)字溫度計(jì)主要 3 部分構(gòu)成 ，溫度采集模塊（ DS18B20） ，數(shù)據(jù)處理模塊（ FPGA） ， 數(shù)碼管顯示 模塊 。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。 Quartus II 對(duì)第三方 EDA 工具的支持 對(duì)第三方 EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使山東 科技大學(xué)學(xué)士 學(xué)位 論文 總體方案的論證 9 用熟悉的第三方 EDA 工具。支持 IP 核，包含了 LPM/MegaFunction 宏功能模 塊庫(kù)，用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 Quartus II 對(duì)器件的支持 Quartus II 支持 Altera 公司的 MAX 3000A 系列、 MAX 7000 系列、 MAX 9000 系列、 ACEX 1K 系 列、 APEX 20K 系列、 APEX II 系列、 FLEX 6000 系列、 FLEX 10K 系列，支持 MAX7000/MAX3000 等乘積項(xiàng)器件。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。該軟件具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫(kù)、模塊化工具等特點(diǎn)，支持原理圖、VHDL、 Verilog HDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi) 嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。它的版本 不斷升級(jí)，從 版本已經(jīng)更新到 版本，本次課題就是使用工具軟件 山東 科技大學(xué)學(xué)士 學(xué)位 論文 總體方案的論證 8 Quartus 。目前 Altera 已經(jīng)停止了對(duì) Max+ plus II 的更新支持。綜上所述，本次設(shè)計(jì)采用 FPGA 作為核心器件以及選用 DS18B20 溫度傳感器實(shí)現(xiàn)其功能，且實(shí)現(xiàn)結(jié)果是基于 Quartus II 仿真 軟件進(jìn)行驗(yàn)證。 總而言之， DS18B20 的優(yōu)點(diǎn)可以彌補(bǔ) AD590 的缺點(diǎn)， DS18B20 溫度傳感器不需要 A/D 轉(zhuǎn)換直接可以與 FPGA 芯片相連，因此，此次課題我們將采用 DS18B20 作為溫度傳感器。 方案二：采用 DS18B20 溫度傳感器 DS18B20 是 DALLAS 公司生產(chǎn)的單總線器件，它具有線路簡(jiǎn)單、體積小等特點(diǎn)，因此多個(gè) DS18B20 可 以并聯(lián)在 2 根或 3 根線上，只需要一根端口線就可以和很多 DS18B20 進(jìn)行通信。AD590 具有精度高、線性好等特點(diǎn)，另外它還可以承受 4V正向電壓和 20V反向電壓，所以當(dāng)器件反接時(shí)不會(huì)被損壞。 方案一： 采用 AD590 溫度傳感器 AD590 是 AD 公司制成的電流輸出型兩端溫度傳感器，其正向電流與溫度成比例。 山東 科技大學(xué)學(xué)士 學(xué)位 論文 總體方案的論證 6 圖 基于 FPGA 的數(shù)字溫度計(jì)系統(tǒng)框圖 溫度傳感器的選擇 溫度傳感器的主要作用是感受溫度并將感受到的溫度轉(zhuǎn)化成可用輸出信號(hào)，它是溫度測(cè)量?jī)x器的核心部分。 圖 基于單片機(jī)的數(shù)字溫度計(jì)系統(tǒng)框圖 方案二：此方案以 FPGA 作為核心控制設(shè)備，利用高精度的數(shù)字溫度傳感器 DS18B20 進(jìn)行溫度采集，將采集到的溫度直接以數(shù)字信號(hào)提供給FPGA 控制器，不需要經(jīng)過(guò) A/D 轉(zhuǎn)換，采集到的溫度可以通過(guò)數(shù)碼管顯示。本方案采用的是 AD590 溫度傳感器，首先通過(guò)溫度系統(tǒng)采集相關(guān)溫度數(shù)據(jù)，然后經(jīng)過(guò) A/D 轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換，將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，并將轉(zhuǎn)換后的數(shù)字信號(hào)直接送給單片機(jī)，再由單片機(jī)控制顯示。下面分別提供了單片機(jī)和 FPGA 作為控制器的方案，最后進(jìn)行比較選擇。 最后對(duì)整個(gè)課題進(jìn)行總結(jié)，研究其不足之處 。 山東 科技大學(xué)學(xué)士 學(xué)位 論文 緒論 4 第四部分為系統(tǒng)軟件設(shè)計(jì)部分，將整個(gè)課題按性質(zhì)分為各個(gè)小模塊，用 Verilog HDL 語(yǔ)言進(jìn)行設(shè)計(jì)。 第二部分通過(guò)與單片機(jī)設(shè)計(jì)方案進(jìn)行比較，得到用 FPGA 設(shè)計(jì)本課題更加合理的結(jié)論，再將 AD590 與 DS18B20 溫度傳感器進(jìn)行簡(jiǎn)單比較后，得出