【文章內容簡介】 塊仿真圖如圖 35所示， clk_regbt及 clk_reg為輸入時鐘，由時序控制模塊提供。 ia 、 1?jb 為系數， x0、 x x y0、 y1為輸入信號， yout為輸出信號，圖 33(b)中 75為 x0、 x x y0、 y1的值 15和系數 ia 、 1?jb 相乘后再相加的結果，完成了補碼乘加的功能。補碼乘加模塊程序見附錄 1。 累加模塊的設計與仿真結果分析 補碼乘加模塊所輸出的信號送入累加器后，與寄存于累加器中的上一步計算的中間結果相加，最后將此步的計算結果經由輸出引腳輸出，所得信號即為最終結果。 即該模塊主要實現 youtput=yout+youtput(n1)的算法，模塊的符號如圖 34(a)所示。 圖 34(a) 累加模塊圖 淮陰師范學院畢業(yè)論文（設計） 14 圖 34(b) 累加模塊仿真圖 累加模塊仿真圖如圖 34(b)，其中 res為復位信號， clk為時鐘信號， yout為輸入信號，由 補碼乘加模塊 的輸出信號 yout提供，由圖中可以看出當輸入信號為 yout=? ?5,4,3,2,1,0 ，輸出為 youtput=? ?15,10,6,3,1,0 ，實現了累加的功能。 符合設計要求。累加模塊程序見附錄 1。 頂層模塊設計 頂 層 模塊 設計采用了原理圖輸入方法，原理圖輸入方式非常直觀，便于信號 觀 察 和電路的調節(jié)。 圖 35 頂層 模塊圖 本課題設計的頂層文件名為 ,設計生成的邏輯符號如 圖 35所示。 頂層 模塊 設計 程序見附錄 1。 IIR數字濾波器的仿真與結果分析 IIR數字濾波器的系統(tǒng)設計 IIR 數字濾波器頂層原理圖如圖 36所示。 為了便于理解整個系統(tǒng)的設計，現將系統(tǒng)的運行過程進行說明： 淮陰師范學院畢業(yè)論文（設計） 15 圖 36 IIR 數字濾波器 頂層 原理圖 系統(tǒng)先開始處于初始狀態(tài)，當清零信號為“ 1”時，對整個系統(tǒng)進行清 零。在清零信號為“ 0”的前提，時序控制模塊在時鐘 clk 上升沿的作用下產生兩個信號 CLK_REG 及CLK_REGBT，其中 CLK_REG 信號用來作為延時模塊、補碼乘加模塊和累加模塊的輸入時鐘，CLK_REGBT 每隔 6 個時鐘產生一個高電平作為這三個模塊的復位信號。延時模塊在接收到CLK_REG 高電平信號時清零輸出端，接收到低電平時，在 CLK_REGBT 上升沿的作用下對輸入信號進行 延時，以實現一次延時運算，而后將延時信號輸出，送給補碼乘加模塊。補碼乘加模塊在接收延時信號的同時也接收讀者輸入的系數信號，在 CLK_REGBT上升沿的作用下實現系數和 延時信號的補碼乘加運算，而此步驟需要 6 個時鐘來完成，正好與時序控制模塊的輸出信號 CLK_REGBT 相一致。補碼乘加模塊的輸出一部分送入延時模塊以實現信號的反饋，另一部分則送入到累加模塊，在累加模塊中進行結果累加后輸出，得到最終結果。 IIR數字濾波器的系統(tǒng)仿真與結果分析 在各模塊編譯通過后將各模塊進行了綜合，針對不同的輸入信號和不同的輸入系數對IIR 數字濾波器進行了仿真，仿真波形如圖 37 所示。并將仿真值和計算值進行了比較，如表 中所示。 淮陰師范學院畢業(yè)論文（設計） 16 （ a） （ b） (c) 圖 37 IIR 數字濾波器仿真圖 淮陰師范學院畢業(yè)論文（設計） 17 表 濾波后輸出的數據 輸入數據 Xn={0,1,2,3,4,5}。a0=a1=a2=b0=b1=1 計算值 0 1 4 11 24 47 80 仿真值 0 1 4 11 25 43 69 輸入數據 Xn={0,1,0,1,0,1}。a0=a1=a2=b0=b1=1 計算值 0 1 2 5 8 15 24 仿真值 0 1 2 5 9 15 23 輸入數據 Xn={0,1,0,1,0,1}。a0=2,a1=a2=b0=b1=1 計算值 0 2 3 8 14 22 34 仿真值 0 2 4 9 17 27 41 由表 可見，仿真值結果正確，只是與真值之間存在一定的誤差，仿真值越大時誤差越大，這是由于有限精度算法所引起的誤差，經累加器累加后使得誤差變得越來越大，要解決這一問題可以通過增加二進制位數來提高系統(tǒng)的運算精度。 高階 IIR數字濾波器的實現 要實現一個高階 IIR 數字濾波器， 如果采用直接型結構實現，需用的乘法器和延遲單元 相對較多，而且分子和分母的系數相差較大，需要較多的二進制位數才能實現相應的精度要求。 如果 采用二階節(jié)級聯(lián)實現， 一方面 各基本節(jié)的零點、極點可以很方便地單獨進行調整， 另一方面 可以降低對二進制數位數的要求。 以實現一個四階 IIR 數字濾波器為例，可以通過兩個二階 IIR數字濾波器級聯(lián)的方式來實現較為簡潔。圖 38給出了一個四階 IIR數字濾波器實現的原理圖，具體的工作原理與二階 IIR數字濾波器類似，在此本節(jié)即不再細述。 當然，更高階的 IIR 數字濾波器的實現方法與四階濾波器的實現方法類似，只需將多個二階 IIR數字濾波器進行級 聯(lián)，即可實現。 淮陰師范學院畢業(yè)論文（設計） 18 圖 38 四階 IIR 數字濾波其的頂層原理淮陰師范學院畢業(yè)論文（設計） 19 結 束 語 為期三個月的畢業(yè)設計即將結束，在這期間我經歷了從查資料、分析課題到學習軟件、設計程序、調試、總結經驗教訓及書寫畢業(yè)論文的過程。 本課題采用一種基于 VHDL的 IIR數字濾波器的設計方案 ,首先分析了 IIR 數字濾波器的原理及設計方法，然后通過 QUARTUSⅡ的設計平臺，采用模塊化、層次化的設計思想將整個 IIR 數字濾波器分為四個功能模塊：時序控制模塊、延時模塊、補碼乘加模塊、累加模塊。分別對各模塊采用語 言 VHDL 進行描述后，進行了仿真和綜合。仿真結果表明，本課題所設計的 IIR數字濾波器運算速度較快。但由于 有限精度算法問題致使仿真結果存在一定的誤差，針對這一問題可以通過增加二進制位數來提高系統(tǒng)的運算精度。由于畢業(yè)設計即將結束，沒有時間繼續(xù)完善本課題所實現的 IIR 數字濾波器的性能，在這一方面，濾波器的性能有待提高。 淮陰師范學院畢業(yè)論文（設計） 20 參考文獻 [1] 劉凌，胡永生譯．數字信號處理的 FPGA 實現 [M]．北京：清華大學出版社． 2021． [2] 丁玉美，高西全．數字信號處理 [M]．西安：西安電子科技大 學出版社． 2021． [3] 潘松，黃繼業(yè)． EDA 技術實用教程 [M]．北京：科學出版社． 2021． [4] 潘松，王國棟． VHDL 實用教程 [M]．成都：電子科技大學出版社． 2021． [5] 倪向東．基于 FPGA 的四階 IIR 數字濾波器 [J]．電子技術應用， 2021． [6] 王衛(wèi)兵．高階 IIR 數字濾波器的 FPGA 描述 [J]．電子元器件， 2021:34． [7] 黃任． VHDL 入門解惑經典實例經驗總結 [M]．北京：北京航空航天出版社． 2021． [8] 北京理工大學 ASIC 研究所． VHDL 語言 100 例 詳解 [M]．北京：清華大學出版社． 1999． [9]Joseph Evans. Efficient IIR Filter Architectures Suitable for FPGA [M].New York: Plenum, 2021. 淮陰師范學院畢業(yè)論文（設計） 21 致 謝 本文是在導師李正教授的精心指導和嚴格要求下完成的。從選題到論文的完成，都凝聚著李正老師的辛勞和汗水。他在我這三個月的畢業(yè)設計期間給了我很多無微不至的關懷，從 IIR數字濾波器的理論知識到濾波器的實現方法都有李老師孜孜不倦的教誨，在李老師 的幫助下本次畢業(yè)設計才能得意順利完成。李老師淵博的知識、嚴謹科學的治學態(tài)度和工作作風將給我以后的學習和工作起著模范和激勵的作用，在此對李正老師表示深深的敬意和衷心的感謝！ 此外，我在畢業(yè)設計期間還得到許多老師、同學、朋友的幫助，在此亦表示衷心的感謝 ! 淮陰師范學院畢業(yè)論文（設計） 22 附錄 1 各模塊 VHDL程序 時序控制模塊程序 library ieee。 use 。 use 。 use 。 entity control is port( clk,res:in std_logic。 clk_reg,clk_regbt:out std_logic )。 end。 architecture bhv of control is signal counter， count_bt:integer 。 signal clk_en:std_logic。 begin clk_regbt=not clk and clk_en。 clk_reg=not clk and not clk_en。 process(clk,res) begin if(res=39。139。)then counter=0。 count_bt=0。 elsif(clk39。event and clk=39。139。)then if( counter6)then clk_en=39。139。 counter=counter+1。 count_bt=count_bt1。 else counter=0。 count_bt=0。clk_en=39。039。 end if。 end if。 end process。 end bhv。 淮陰師范學院畢業(yè)論文（設計） 23 延時 模塊程序 library ieee。 use 。 use 。 use 。 entity delay is port (clk:in std_logic。 res:in std_logic。 xn:in std_logic_vector(4 downto 0)。 yout:in std_logic_vector(8 downto 0)。 x0,x1,x2:out std_logic_vector(4 downto 0)。 y0,y1:out std_logic_vector(8 downto 0))。 end delay。 architecture bhv of delay is signal reg_x0,reg_x1,reg_x2:std_logic_vector(4 downto 0)。 signal reg_y0,reg_y1:std_logic_vector(8 downto 0)。 begin process(res,clk) begin if (res=39。139。) then reg_x0=00000。reg_x1=00000。reg_x2=00000。 reg_y0=000000000。reg_y1=000000000。 elsif (clk39。event and clk=39。139。) then reg_x2=reg_x1。reg_x1=reg_x0。 reg_x0=xn。reg_y1=reg_y0。reg_y0=yout。 實現延時 end if。 x0=reg_x0。x1=reg_x1。x2=reg_x2。y0=reg_y0。y1=reg_y1。 end process。 end bhv。 淮陰師范學院畢業(yè)論文（設計） 24 補碼乘加模塊程序 library ieee。 use 。 use 。 use 。 entity smultadd1 is port (clk_regbt,clk_reg:in std_logic。 a0,a1,a2,b0,b1,x0,x1,x2:in std_logic_vector(4 downto 0)。 y0,y1:in std_logic_vector(8 downto 0)。 yout:out std_logic_vector(8 downto 0))。 end smultadd1。 architecture bhv of smultadd1 is signal tan,tbn,tp2n:std_logic。 signal t:std_logic_vector(2 downto 0)。 signal ta,tb,taa,tbb:std_logic_vector(3 downto 0)。 signal tmpa,tmpb:std_logic_vector(4 do