【正文】 ybybxaxaxay () 其中 ? ?)(nX 是輸入序列， )(nY 是輸出序列， ia 和 1?jb 是系數(shù)。假設(shè)輸入序列 ? ?)(nX 為 w位 2的補(bǔ)碼，并以定點(diǎn)表示，并 )(nX 1,對(duì)于 )(nX 可以表示為： ??? ? ?? 11 02)( wk nkkn xxnX () 式中： k 表示 )(nX 的第 kw? 位，上標(biāo)為 0的是符號(hào)位，因此可以定義一個(gè) 5bit 為變量的函數(shù) F為： ????? ),( 2121 knknknknkn yyxxxF knknknknkn ybybxaxaxa 211022110 ???? ???? () 由此可以得到： ??? ?? 11 2)( bk kny ),( 2121 knknknknkn yyxxxF ???? ),( 0 20 10 20 10 ???? nnnnn yyxxxF () 由于 F函數(shù)僅有 32種可能取值，因此可以設(shè)計(jì)一個(gè) 32*b 位的 ROM 構(gòu)成的如圖 12描述的基于 ROM 的實(shí)現(xiàn)結(jié)構(gòu)。 數(shù)據(jù)輸入 nx 串行移入 SR1和 SR2，由抽頭處得到 knknkn xxx 21, ?? ，每計(jì)算出一個(gè) ny 值后，便并行加載到 SR3中，然后串行移入 SR4，并在抽頭處得到 kny1? 和 kny2? 。 ROM的輸入地址由knknknknkn yyxxx 2121 , ???? 組成。 按此方法設(shè)計(jì)的優(yōu)點(diǎn)是避免了占主要運(yùn)算量的乘法運(yùn)算，節(jié)省了 FPGA 的硬件資源，缺點(diǎn)與 FIR濾波器利用 ROM 方法設(shè)計(jì)相同，即使用不夠靈活。當(dāng)系數(shù)發(fā)生變化時(shí)，更改 ROM內(nèi)的數(shù)據(jù)十分不便，特別是當(dāng)階數(shù)比較大時(shí)， ROM內(nèi)的數(shù)據(jù)較多，程序外的運(yùn)算量也很大，修改數(shù)據(jù)更 為不方便 淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)） 7 圖 12 基于 ROM 的實(shí)現(xiàn)結(jié)構(gòu) ：基于 ROM 查表法的改進(jìn)型設(shè)計(jì) 此方法結(jié)合了直接相乘累加式和 ROM 查表法的優(yōu)點(diǎn)，使得設(shè)計(jì)靈活，設(shè)計(jì)周期短，節(jié)省資源。二階 IIR的一般表示形式為： 211022110 ???? ????? nnnnnn ybybxaxaxay () 這里 ? ?)(nX 是輸入序列， )(nY 是輸出序列， ia 和 1?jb 是系數(shù)。設(shè)輸入序列 ? ?)(nX 為 w 位2的補(bǔ)碼，并以定點(diǎn)表示，并 )(nX 1,對(duì)于 )(nX 可以表示為： ??? ? ?? 11 02)( wk nkkn xxnX () 式中： k表示 )(nX 的第 kw? 位，上標(biāo)為 0的是符號(hào)位，因此可以定義一個(gè) 5bit 為變量的函數(shù) F 為： ????? ),( 2121 knknknknkn yyxxxF knknknknkn ybybxaxaxa 211022110 ???? ???? () 同理可得： ?),( 10210 kkkkk bbaaaF knknknknk bybyaxaxax 1202121100 ???? ???? () 由此可以得到： ),(),(2 01000202101021011 bbaaaFbbaaaFy kkkkkbk kn ?? ??? ? () 淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)） 8 令 0),( 0100020210 ?bbaaaF ，可以推出： ),(2 1021011 kkkkkbk kn bbaaaFy ??? ?? () 從式 ()中可以看出，可以用一個(gè)五路 8位 *1位乘法器在 8個(gè)時(shí)鐘周期內(nèi)實(shí)現(xiàn)上述算式。其加法可以直接調(diào)用軟件的庫實(shí)現(xiàn)。本方案實(shí)現(xiàn)結(jié)構(gòu)如圖 13 所示。 圖 13中的 )(nX 作為 FPGA 接口上的 A/D 器件的轉(zhuǎn)換數(shù)據(jù)輸入寄存器，各寄存器內(nèi)的數(shù)據(jù)與各自的系數(shù)的最高位相乘后，送入累加器相加，并且其和向左移一位，以實(shí)現(xiàn)乘 2運(yùn)算。下一個(gè)時(shí)鐘，寄存器內(nèi)數(shù)據(jù)與其系數(shù)的次高位相乘，再送入累加器與其數(shù)據(jù)相加，再左移一位。接下的 6個(gè)時(shí)鐘進(jìn)行類似的操作。第 8個(gè)時(shí)鐘后，累加器將其數(shù)據(jù)輸出，即)(nY ，并對(duì)累加器清零，同時(shí)將 )1( ?nX 寄存器數(shù)據(jù)送入 )2( ?nX 寄存器，將 )(nX 寄存器數(shù)據(jù)送入 )1( ?nX 寄存器，同理， )2()1(),1()( ????? nYnYnYnY 。接著再進(jìn)行下一次運(yùn)算。 對(duì)上述三種方法相比較而言，方案三實(shí)現(xiàn)較為方便簡(jiǎn)潔，在節(jié)省了 FPGA 硬件資源的同時(shí)，使得設(shè)計(jì)靈活，設(shè)計(jì)周期大為縮短，故本設(shè)計(jì)在方案三為基礎(chǔ)上作改進(jìn)后，來實(shí)現(xiàn)IIR數(shù)字濾波器的。 3. EDA技術(shù)和可編程邏輯器件 電子設(shè)計(jì)自動(dòng)化 EDA技術(shù) EDA 是 Electronic Design Automation 的縮寫，意為電子設(shè)計(jì)自動(dòng)化，即利用計(jì) 算機(jī)輸入 X(n) X(n1) X(n2) Y(n2) Y(n1) b0k b1k a2k a1k a0k 輸出 Y(n) 累 加 器 圖 13 改進(jìn)型實(shí)現(xiàn)框圖 淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)） 9 自動(dòng)完成電子系統(tǒng)的設(shè)計(jì)。 回顧近 30 年的電子設(shè)計(jì)技術(shù)的發(fā)展歷程，可將 EDA 技術(shù)分為三個(gè)階段 : 七十年代為 CAD(Computer Aide Design)階段。這個(gè)階段主要分別研制了一個(gè)個(gè) 單獨(dú)的軟件工具，主要有電路模擬、邏輯模擬、版圖編輯、 PCB 布局布線等，通過 計(jì)算機(jī)的使用，從而可以把設(shè)計(jì)人員從大量繁瑣、重復(fù)的計(jì)算和繪圖工作中解脫出來。 八 十年代為 CAE 階段。這個(gè)階段在集成電路與電子系統(tǒng)方法學(xué)，以及設(shè)計(jì)工 具集成方面取得了眾多成果，與 CAD相比，除了純粹的圖形繪制功能外，又增加了 電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。 九十年代為 EDA 階段，盡管 CAD/CAE 技術(shù)取得了巨大的成功，但 在整個(gè)設(shè)計(jì)過程中，自動(dòng)化和智能化程度還不高，各種 EDA 軟件界面千差萬別，學(xué)習(xí)實(shí)用困難直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接。基于以上不足，人們開始追求貫穿整個(gè)設(shè)計(jì)過程的自動(dòng)化，即電子系統(tǒng)設(shè)計(jì)自動(dòng)化。 可編程邏輯器件 可編程陣列邏輯器件 PAL(Programmable Array Logic)和通用陣列邏輯器件 GAL(Generic Array Logic)都屬于簡(jiǎn)單 PLD。隨著技術(shù)的發(fā)展，簡(jiǎn)單 PLD 在集成度 和性能方面的局限性也暴露出來。其寄存器、 I/O 引腳、時(shí)鐘資源的數(shù)目有限，沒有 內(nèi)部互連，因此包括復(fù)雜可編程邏輯器件 CPLD(Complex PLD)和現(xiàn)場(chǎng)可編程門陣列 器件 FPGA(Field Programmable Gate Array)在內(nèi)的復(fù)雜 PLD 迅速發(fā)展起來，并向著高 密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活、適用范圍更廣闊的方向發(fā)展。 FPGA 具備陣列型 PLD 的特點(diǎn)，結(jié)構(gòu)又類似掩膜可編程門陣列，因而具有更高 的集成度和更 強(qiáng)大的邏輯實(shí)現(xiàn)功能，使設(shè)計(jì)變得更加靈活和易實(shí)現(xiàn)。相對(duì)于 CPLD,它還可以將配置數(shù)據(jù)存儲(chǔ)在片外的 EPROM 或者計(jì)算機(jī)上，設(shè)計(jì)人員可以控制加載 過程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂的現(xiàn)場(chǎng)可編程。所以 FPGA 得到了更普 遍的應(yīng)用。 硬件描述語言 VHDL及數(shù)字系統(tǒng)設(shè)計(jì)方法 硬件描述語言 VHDL簡(jiǎn)介 硬件描述語言 (Very High Speed Integrated Circuit Hardware Description Language, VHDL)是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言 ，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門 級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此 VHDL 幾淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)） 10 乎覆蓋了以往各種硬件描述語言的功能。它 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程 邏輯芯片的應(yīng)用設(shè)計(jì)。與其它的 HDL相比， VHDL 具有更強(qiáng)大的行為描述能力，從 而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。 利用 VHDL設(shè)計(jì)數(shù)字系統(tǒng) 利用 VHDL 語言設(shè)計(jì)數(shù)字系統(tǒng)硬件電路，與傳統(tǒng)的設(shè)計(jì)方法相比， 具有以下優(yōu)點(diǎn) : (TOPDOWN)的設(shè)計(jì)方法 。 自頂向下是 指從系統(tǒng)總體要求出發(fā)，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。由于設(shè)計(jì)的主要仿真和調(diào)試過程在 高層次上完成，這一方面有利于提高了設(shè)計(jì)的效率。 。 在使用 VHDL 語言設(shè)計(jì)硬件電路時(shí)，可以免除編寫邏輯表達(dá)式或真值表的過程， 使得設(shè)計(jì)難度大大下降，從而也縮短了設(shè)計(jì)周期。 VHDL 語言編寫的源程序 。 在傳統(tǒng)的硬件電路設(shè)計(jì)中，最后形成的主要文件是電路原理圖，而采用 VHDL 語言設(shè)計(jì)系統(tǒng)硬件電路時(shí)主要的設(shè)計(jì)文件是 VHDL語言編寫的源程序。 ASIC 移植 。 VHDL 語言的效率之一 ，就是如果你的設(shè)計(jì)是被綜合到一個(gè) FPGA 或CPLD的 話，則可以使你設(shè)計(jì)的產(chǎn)品以最快的速度上市。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用 VHDL 進(jìn)行的設(shè)計(jì)很容易轉(zhuǎn)換成專用集成電路來實(shí)現(xiàn) 。 所以本次設(shè)計(jì)采用利用 VHDL 語言的數(shù)字系統(tǒng)設(shè)計(jì)方法。 4. IIR數(shù)字濾波器的設(shè)計(jì)與仿真結(jié)果分析 各模塊的設(shè)計(jì)與仿真結(jié)果分析 本課題在實(shí)現(xiàn)方案三的基礎(chǔ)上，結(jié)合參考文獻(xiàn) [46]將 IIR 濾波器的硬件系統(tǒng)分為四個(gè)模塊：時(shí)序控制、延時(shí)、補(bǔ)碼乘加和累加模塊。以下就各個(gè)模塊的實(shí)現(xiàn)及仿真作簡(jiǎn)要的分析。 時(shí)序控制模塊的 設(shè)計(jì)與仿真結(jié)果分析 時(shí)序控制模塊主要用來產(chǎn)生對(duì)其它模塊的時(shí)序控制信號(hào)。模塊的符號(hào)如圖 31(a)所示，輸入信號(hào) CLK是時(shí)鐘信號(hào)， RES是復(fù)位信號(hào)， CLK_REG 及 CLK_REGBT 是輸出信號(hào)。 淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)） 11 圖 31(a) 時(shí)序控制模塊圖 圖 31(b) 時(shí)序控制模塊仿真圖 時(shí)序控制模塊仿真如圖 32(b)所示， 其中 counter 為程序內(nèi)部計(jì)數(shù)信號(hào)，在 clk 的上升延到來時(shí)， counter 以 6 個(gè)時(shí)鐘為周期開始進(jìn)行計(jì)數(shù)， clk_regbt 每隔 6 個(gè) 時(shí)鐘輸出一個(gè)低電平， clk_reg 則每隔 6 個(gè)時(shí)鐘后輸出一個(gè)高電平。輸出的兩個(gè)時(shí)鐘信號(hào)正好控制延時(shí)模塊、補(bǔ)碼乘加模塊和累加模塊的模塊的運(yùn)行。符合設(shè)計(jì)要求。時(shí)序控制模塊程序見附錄 1。 延時(shí)模塊的設(shè)計(jì)與仿真結(jié)果分析 延時(shí) 模塊的符號(hào)如圖 32(a)所示 ，其主要作用是在 clk時(shí)鐘作用下將差分方程的各ｘ、ｙ值延遲一個(gè)時(shí)鐘 ,以實(shí)現(xiàn)一次延時(shí)運(yùn)算，即當(dāng)輸入為 xn 和 yn 時(shí)，經(jīng)過一次延時(shí)后其輸出分別為 x(n1)和 y(n1).其中 yout是反饋輸入信號(hào) ,xn 是輸入信號(hào)。 程序見附錄二。 淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)） 12 32(b) 延時(shí)模塊仿真圖 延時(shí)模塊仿真圖如圖 32(b)所示，由圖 34 可以看出當(dāng)輸入的 xn、 yout都為? ?5,4,3,2,1,0 時(shí)，在時(shí)鐘信號(hào)上升沿的作用下產(chǎn)生延時(shí)，經(jīng)第一個(gè)時(shí)鐘后 x0、 xx y0、 y1的值分別為 10， 0， 1， 0。 經(jīng)第二個(gè)時(shí)鐘后 x0、 x x y0、 y1的值分別為 2，1， 0， 2， 1。 經(jīng)第三個(gè)時(shí)鐘后 x0、 x x y0、 y1 的值分別為 3， 2， 1， 3， 2。 經(jīng)第四個(gè)時(shí)鐘后．．．．．．由此可見該模塊仿真值正確。 延時(shí) 模塊程序見附錄 1。 補(bǔ)碼乘 加模塊的設(shè)計(jì)與仿真結(jié)果分析 補(bǔ)碼乘加模塊主要用來實(shí)現(xiàn)輸入序列 ? ?)(nX 、 ? ?)(nY 與系數(shù) ia 、 ib 分別相乘后再相加的過程。即實(shí)現(xiàn) 211022110 ???? ????? nnnnnn ybybxaxaxay 的算法。為了避免過多地使用乘法器，本設(shè)計(jì)中 乘加單元（ MAC）的乘法器采用陣列乘法器，以提高運(yùn)算速度。 由于 QUARTUSⅡ的 LPM 庫中乘法運(yùn)算為無符號(hào)數(shù)的陣列乘法，所以使用時(shí)需要先將兩 個(gè)補(bǔ)碼乘數(shù)轉(zhuǎn)換為無符號(hào)數(shù)相乘后，再將乘積轉(zhuǎn)換為補(bǔ)碼乘積輸出。每個(gè)二階節(jié)完成一次運(yùn)算共需要 6 個(gè)時(shí)鐘周期，而且需采用各自獨(dú)立的 MAC 實(shí)現(xiàn)兩級(jí)流水線結(jié)構(gòu)，即每個(gè)數(shù)據(jù)經(jīng)過兩個(gè)二階節(jié)輸出只需要 6個(gè)時(shí)鐘周期。 模塊的符號(hào)如圖 33(a)所示。 圖 33(a) 補(bǔ)碼乘加模塊圖 淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)） 13 圖 33(b) 補(bǔ)碼乘加模塊仿真圖 補(bǔ)碼乘加模