【正文】 ybybxaxaxay () 其中 ? ?)(nX 是輸入序列， )(nY 是輸出序列， ia 和 1?jb 是系數(shù)。假設(shè)輸入序列 ? ?)(nX 為 w位 2的補碼，并以定點表示，并 )(nX 1,對于 )(nX 可以表示為： ??? ? ?? 11 02)( wk nkkn xxnX () 式中： k 表示 )(nX 的第 kw? 位，上標為 0的是符號位，因此可以定義一個 5bit 為變量的函數(shù) F為： ????? ),( 2121 knknknknkn yyxxxF knknknknkn ybybxaxaxa 211022110 ???? ???? () 由此可以得到： ??? ?? 11 2)( bk kny ),( 2121 knknknknkn yyxxxF ???? ),( 0 20 10 20 10 ???? nnnnn yyxxxF () 由于 F函數(shù)僅有 32種可能取值，因此可以設(shè)計一個 32*b 位的 ROM 構(gòu)成的如圖 12描述的基于 ROM 的實現(xiàn)結(jié)構(gòu)。 數(shù)據(jù)輸入 nx 串行移入 SR1和 SR2，由抽頭處得到 knknkn xxx 21, ?? ，每計算出一個 ny 值后，便并行加載到 SR3中，然后串行移入 SR4，并在抽頭處得到 kny1? 和 kny2? 。 ROM的輸入地址由knknknknkn yyxxx 2121 , ???? 組成。 按此方法設(shè)計的優(yōu)點是避免了占主要運算量的乘法運算，節(jié)省了 FPGA 的硬件資源，缺點與 FIR濾波器利用 ROM 方法設(shè)計相同，即使用不夠靈活。當系數(shù)發(fā)生變化時，更改 ROM內(nèi)的數(shù)據(jù)十分不便，特別是當階數(shù)比較大時， ROM內(nèi)的數(shù)據(jù)較多，程序外的運算量也很大，修改數(shù)據(jù)更 為不方便 淮陰師范學院畢業(yè)論文（設(shè)計） 7 圖 12 基于 ROM 的實現(xiàn)結(jié)構(gòu) ：基于 ROM 查表法的改進型設(shè)計 此方法結(jié)合了直接相乘累加式和 ROM 查表法的優(yōu)點，使得設(shè)計靈活，設(shè)計周期短，節(jié)省資源。二階 IIR的一般表示形式為： 211022110 ???? ????? nnnnnn ybybxaxaxay () 這里 ? ?)(nX 是輸入序列， )(nY 是輸出序列， ia 和 1?jb 是系數(shù)。設(shè)輸入序列 ? ?)(nX 為 w 位2的補碼，并以定點表示，并 )(nX 1,對于 )(nX 可以表示為： ??? ? ?? 11 02)( wk nkkn xxnX () 式中： k表示 )(nX 的第 kw? 位，上標為 0的是符號位，因此可以定義一個 5bit 為變量的函數(shù) F 為： ????? ),( 2121 knknknknkn yyxxxF knknknknkn ybybxaxaxa 211022110 ???? ???? () 同理可得： ?),( 10210 kkkkk bbaaaF knknknknk bybyaxaxax 1202121100 ???? ???? () 由此可以得到： ),(),(2 01000202101021011 bbaaaFbbaaaFy kkkkkbk kn ?? ??? ? () 淮陰師范學院畢業(yè)論文（設(shè)計） 8 令 0),( 0100020210 ?bbaaaF ，可以推出： ),(2 1021011 kkkkkbk kn bbaaaFy ??? ?? () 從式 ()中可以看出，可以用一個五路 8位 *1位乘法器在 8個時鐘周期內(nèi)實現(xiàn)上述算式。其加法可以直接調(diào)用軟件的庫實現(xiàn)。本方案實現(xiàn)結(jié)構(gòu)如圖 13 所示。 圖 13中的 )(nX 作為 FPGA 接口上的 A/D 器件的轉(zhuǎn)換數(shù)據(jù)輸入寄存器，各寄存器內(nèi)的數(shù)據(jù)與各自的系數(shù)的最高位相乘后，送入累加器相加，并且其和向左移一位，以實現(xiàn)乘 2運算。下一個時鐘，寄存器內(nèi)數(shù)據(jù)與其系數(shù)的次高位相乘，再送入累加器與其數(shù)據(jù)相加，再左移一位。接下的 6個時鐘進行類似的操作。第 8個時鐘后，累加器將其數(shù)據(jù)輸出，即)(nY ，并對累加器清零，同時將 )1( ?nX 寄存器數(shù)據(jù)送入 )2( ?nX 寄存器，將 )(nX 寄存器數(shù)據(jù)送入 )1( ?nX 寄存器，同理， )2()1(),1()( ????? nYnYnYnY 。接著再進行下一次運算。 對上述三種方法相比較而言，方案三實現(xiàn)較為方便簡潔，在節(jié)省了 FPGA 硬件資源的同時，使得設(shè)計靈活，設(shè)計周期大為縮短，故本設(shè)計在方案三為基礎(chǔ)上作改進后，來實現(xiàn)IIR數(shù)字濾波器的。 3. EDA技術(shù)和可編程邏輯器件 電子設(shè)計自動化 EDA技術(shù) EDA 是 Electronic Design Automation 的縮寫，意為電子設(shè)計自動化，即利用計 算機輸入 X(n) X(n1) X(n2) Y(n2) Y(n1) b0k b1k a2k a1k a0k 輸出 Y(n) 累 加 器 圖 13 改進型實現(xiàn)框圖 淮陰師范學院畢業(yè)論文（設(shè)計） 9 自動完成電子系統(tǒng)的設(shè)計。 回顧近 30 年的電子設(shè)計技術(shù)的發(fā)展歷程，可將 EDA 技術(shù)分為三個階段 : 七十年代為 CAD(Computer Aide Design)階段。這個階段主要分別研制了一個個 單獨的軟件工具，主要有電路模擬、邏輯模擬、版圖編輯、 PCB 布局布線等，通過 計算機的使用，從而可以把設(shè)計人員從大量繁瑣、重復的計算和繪圖工作中解脫出來。 八 十年代為 CAE 階段。這個階段在集成電路與電子系統(tǒng)方法學，以及設(shè)計工 具集成方面取得了眾多成果，與 CAD相比，除了純粹的圖形繪制功能外，又增加了 電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實現(xiàn)了工程設(shè)計。 九十年代為 EDA 階段，盡管 CAD/CAE 技術(shù)取得了巨大的成功，但 在整個設(shè)計過程中，自動化和智能化程度還不高，各種 EDA 軟件界面千差萬別，學習實用困難直接影響到設(shè)計環(huán)節(jié)間的銜接。基于以上不足，人們開始追求貫穿整個設(shè)計過程的自動化，即電子系統(tǒng)設(shè)計自動化。 可編程邏輯器件 可編程陣列邏輯器件 PAL(Programmable Array Logic)和通用陣列邏輯器件 GAL(Generic Array Logic)都屬于簡單 PLD。隨著技術(shù)的發(fā)展，簡單 PLD 在集成度 和性能方面的局限性也暴露出來。其寄存器、 I/O 引腳、時鐘資源的數(shù)目有限，沒有 內(nèi)部互連，因此包括復雜可編程邏輯器件 CPLD(Complex PLD)和現(xiàn)場可編程門陣列 器件 FPGA(Field Programmable Gate Array)在內(nèi)的復雜 PLD 迅速發(fā)展起來，并向著高 密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活、適用范圍更廣闊的方向發(fā)展。 FPGA 具備陣列型 PLD 的特點，結(jié)構(gòu)又類似掩膜可編程門陣列，因而具有更高 的集成度和更 強大的邏輯實現(xiàn)功能，使設(shè)計變得更加靈活和易實現(xiàn)。相對于 CPLD,它還可以將配置數(shù)據(jù)存儲在片外的 EPROM 或者計算機上，設(shè)計人員可以控制加載 過程，在現(xiàn)場修改器件的邏輯功能，即所謂的現(xiàn)場可編程。所以 FPGA 得到了更普 遍的應用。 硬件描述語言 VHDL及數(shù)字系統(tǒng)設(shè)計方法 硬件描述語言 VHDL簡介 硬件描述語言 (Very High Speed Integrated Circuit Hardware Description Language, VHDL)是一種用于設(shè)計硬件電子系統(tǒng)的計算機語言 ，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門 級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此 VHDL 幾淮陰師范學院畢業(yè)論文（設(shè)計） 10 乎覆蓋了以往各種硬件描述語言的功能。它 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程 邏輯芯片的應用設(shè)計。與其它的 HDL相比， VHDL 具有更強大的行為描述能力，從 而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。 利用 VHDL設(shè)計數(shù)字系統(tǒng) 利用 VHDL 語言設(shè)計數(shù)字系統(tǒng)硬件電路，與傳統(tǒng)的設(shè)計方法相比， 具有以下優(yōu)點 : (TOPDOWN)的設(shè)計方法 。 自頂向下是 指從系統(tǒng)總體要求出發(fā)，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。由于設(shè)計的主要仿真和調(diào)試過程在 高層次上完成，這一方面有利于提高了設(shè)計的效率。 。 在使用 VHDL 語言設(shè)計硬件電路時，可以免除編寫邏輯表達式或真值表的過程， 使得設(shè)計難度大大下降，從而也縮短了設(shè)計周期。 VHDL 語言編寫的源程序 。 在傳統(tǒng)的硬件電路設(shè)計中，最后形成的主要文件是電路原理圖，而采用 VHDL 語言設(shè)計系統(tǒng)硬件電路時主要的設(shè)計文件是 VHDL語言編寫的源程序。 ASIC 移植 。 VHDL 語言的效率之一 ，就是如果你的設(shè)計是被綜合到一個 FPGA 或CPLD的 話，則可以使你設(shè)計的產(chǎn)品以最快的速度上市。當產(chǎn)品的產(chǎn)量達到相當?shù)臄?shù)量時，采用 VHDL 進行的設(shè)計很容易轉(zhuǎn)換成專用集成電路來實現(xiàn) 。 所以本次設(shè)計采用利用 VHDL 語言的數(shù)字系統(tǒng)設(shè)計方法。 4. IIR數(shù)字濾波器的設(shè)計與仿真結(jié)果分析 各模塊的設(shè)計與仿真結(jié)果分析 本課題在實現(xiàn)方案三的基礎(chǔ)上，結(jié)合參考文獻 [46]將 IIR 濾波器的硬件系統(tǒng)分為四個模塊：時序控制、延時、補碼乘加和累加模塊。以下就各個模塊的實現(xiàn)及仿真作簡要的分析。 時序控制模塊的 設(shè)計與仿真結(jié)果分析 時序控制模塊主要用來產(chǎn)生對其它模塊的時序控制信號。模塊的符號如圖 31(a)所示，輸入信號 CLK是時鐘信號， RES是復位信號， CLK_REG 及 CLK_REGBT 是輸出信號。 淮陰師范學院畢業(yè)論文（設(shè)計） 11 圖 31(a) 時序控制模塊圖 圖 31(b) 時序控制模塊仿真圖 時序控制模塊仿真如圖 32(b)所示， 其中 counter 為程序內(nèi)部計數(shù)信號，在 clk 的上升延到來時， counter 以 6 個時鐘為周期開始進行計數(shù)， clk_regbt 每隔 6 個 時鐘輸出一個低電平， clk_reg 則每隔 6 個時鐘后輸出一個高電平。輸出的兩個時鐘信號正好控制延時模塊、補碼乘加模塊和累加模塊的模塊的運行。符合設(shè)計要求。時序控制模塊程序見附錄 1。 延時模塊的設(shè)計與仿真結(jié)果分析 延時 模塊的符號如圖 32(a)所示 ，其主要作用是在 clk時鐘作用下將差分方程的各ｘ、ｙ值延遲一個時鐘 ,以實現(xiàn)一次延時運算，即當輸入為 xn 和 yn 時，經(jīng)過一次延時后其輸出分別為 x(n1)和 y(n1).其中 yout是反饋輸入信號 ,xn 是輸入信號。 程序見附錄二。 淮陰師范學院畢業(yè)論文（設(shè)計） 12 32(b) 延時模塊仿真圖 延時模塊仿真圖如圖 32(b)所示，由圖 34 可以看出當輸入的 xn、 yout都為? ?5,4,3,2,1,0 時，在時鐘信號上升沿的作用下產(chǎn)生延時，經(jīng)第一個時鐘后 x0、 xx y0、 y1的值分別為 10， 0， 1， 0。 經(jīng)第二個時鐘后 x0、 x x y0、 y1的值分別為 2，1， 0， 2， 1。 經(jīng)第三個時鐘后 x0、 x x y0、 y1 的值分別為 3， 2， 1， 3， 2。 經(jīng)第四個時鐘后．．．．．．由此可見該模塊仿真值正確。 延時 模塊程序見附錄 1。 補碼乘 加模塊的設(shè)計與仿真結(jié)果分析 補碼乘加模塊主要用來實現(xiàn)輸入序列 ? ?)(nX 、 ? ?)(nY 與系數(shù) ia 、 ib 分別相乘后再相加的過程。即實現(xiàn) 211022110 ???? ????? nnnnnn ybybxaxaxay 的算法。為了避免過多地使用乘法器，本設(shè)計中 乘加單元（ MAC）的乘法器采用陣列乘法器，以提高運算速度。 由于 QUARTUSⅡ的 LPM 庫中乘法運算為無符號數(shù)的陣列乘法，所以使用時需要先將兩 個補碼乘數(shù)轉(zhuǎn)換為無符號數(shù)相乘后，再將乘積轉(zhuǎn)換為補碼乘積輸出。每個二階節(jié)完成一次運算共需要 6 個時鐘周期，而且需采用各自獨立的 MAC 實現(xiàn)兩級流水線結(jié)構(gòu)，即每個數(shù)據(jù)經(jīng)過兩個二階節(jié)輸出只需要 6個時鐘周期。 模塊的符號如圖 33(a)所示。 圖 33(a) 補碼乘加模塊圖 淮陰師范學院畢業(yè)論文（設(shè)計） 13 圖 33(b) 補碼乘加模塊仿真圖 補碼乘加模