【正文】 ????????????，電荷再分配后電荷再分配前導(dǎo)通，則以確保，則若DDLaaDDfo u tDDaLLffaLDDLfxTnDDfVCCCVVVVCCCVVCCVCQVVVVV?????????????????，電荷再分配后電荷再分配前則，則若)(,74 動(dòng)態(tài) CMOS電路 電荷分享 :NAND2分析 (2) B ? 0 Clk X C L C a C b A Out M p M a V DD M b Clk M e )2(,)1(,為上述情形時(shí)，當(dāng)為上述情形時(shí)，當(dāng)代入上式可知將Tno u tTnDDTnLaTno u tTnDDTnLaTno u tVVVVVCCVVVVVCCVV??????????翻轉(zhuǎn)重者導(dǎo)致后級(jí)出現(xiàn)錯(cuò)誤功耗輕者導(dǎo)致本級(jí)出現(xiàn)靜態(tài)?o u tV盡可能地小故要求通常希望LaTpTno u t CCVVV |,|,??75 C C2與 Cout分享放電電荷 求值期 動(dòng)態(tài) CMOS電路 電荷分享 :NAND3分析 )0,1,1(), ?cba輸入（最壞情形：????????????????????fo u tfo u to u tDDo u tDDo u tVCCCQiVVVViVVVVCQVVVV),0,0,21212121（終止，電流最終：形成電流之中：開(kāi)始：求值期????????????DDDDo u to u tffo u tDDo u tVVCCC CVVCCCV2121 )(C電荷守恒原理21C CCVoutout??? 盡量小，就要求的發(fā)為了使電荷分享效應(yīng)引Tnout VΔV ?假定：76 動(dòng)態(tài) CMOS電路 電荷分享 :XNOR3分析 )1,0,1(),1,1,0(), ?CBA（最壞情形：輸出電壓變化：因電荷分享導(dǎo)致的 ??開(kāi)關(guān)閾值：要求負(fù)載反相器的CBAy ???77 動(dòng)態(tài) CMOS電路 電荷分享 :對(duì)策 MpMeVDD?Out?ABMaMbMblMpMeVDD?Out?ABMaMbMbl(b ) Pr ech arg e of inte rn al no de s?(a) Sta tic ble ed er 為內(nèi)部寄生電容預(yù)充電，但會(huì)增加面積和電容 78 ?????????14M021O u tO u tIn使漏電容耦合源及柵的柵通過(guò)過(guò)程：門(mén)有少量靜態(tài)功耗靜態(tài)過(guò)多會(huì)導(dǎo)致求值錯(cuò)誤；；不能降至作用：N A N D1OV02O?utut101230 2 4 6 動(dòng)態(tài) CMOS電路 電容耦合 :背柵耦合 動(dòng)態(tài) NAND2 靜態(tài) NAND2 (A,B)=(0,0)→Out1=1( 高阻態(tài)） Time, ns Clk In Out1 Out2 背柵耦合 Backgate Coupling出現(xiàn)在動(dòng)態(tài)電路與靜態(tài)電路級(jí)聯(lián)的情形中 79 )(1OMpDDVutC L K??有所上升電容耦合使漏的柵上升沿通過(guò)過(guò)程：閂鎖誘發(fā)；襯底漏電流襯底結(jié)正偏的漏作用：C M O SMp ??101230 2 4 6 動(dòng)態(tài) CMOS電路 電容耦合 :時(shí)鐘饋通 (1) 動(dòng)態(tài) NAND2 靜態(tài) NAND2 (A,B)=(0,0)→Out1=1( 高阻態(tài)） Time, ns Clk In Out1 Out2 80 動(dòng)態(tài) CMOS電路 電容耦合 :時(shí)鐘饋通 (2) 0. 50. 51. 52. 50 0. 5 1Clk Clk In1 In2 In3 In4 Out In amp。 有任何 1個(gè)輸入為 1時(shí) ， Q3=1， 否則為 0。 elseif (d[5]) Q=5。 end end Endmodule HDL行為描述 優(yōu)先權(quán)譯碼器 8位 :描述 134 優(yōu)先權(quán)譯碼器 8位 :門(mén)級(jí)實(shí)現(xiàn) 135 優(yōu)先權(quán)譯碼器 8位 :管級(jí)實(shí)現(xiàn) 136 對(duì)于 1個(gè) n位字 ， 先設(shè)定各個(gè)位的優(yōu)先權(quán)次序 ，用輸出表示最高優(yōu)先權(quán)的輸入位的位置 。 elseif (d[3]) Q=3。 input[7:0] d。2M101O u t2,10C L K22????????????????O u tVO u tVoutVoutVoutTnTnDDDD1→0 M2 M1 在動(dòng)態(tài) CMOS單元之間加 1個(gè)反相器（多米諾單元） 82 多米諾邏輯 多米諾邏輯單元構(gòu)成 基本動(dòng)態(tài)邏輯 靜態(tài)反相器 在基本動(dòng)態(tài)邏輯門(mén)基礎(chǔ)上加一個(gè)靜態(tài)反相器，即構(gòu)成多米諾邏輯（ Domino Logic） 83 多米諾邏輯 多米諾邏輯的級(jí)聯(lián) In1 In2 PDN In3 Me Mp Clk Clk Out1 In4 PDN In5 Me Mp Clk Clk Out2 Mkp 1 ? 1 1 ? 0 0 ? 0 0 ? 1 1 ? 1 1 ? 0 84 ? 優(yōu)點(diǎn) ? 無(wú)預(yù)充電荷損失：預(yù)充電之后所有單元的輸入都被置為 0，故只能有 0→1翻轉(zhuǎn) ? 抗噪聲能力強(qiáng)：輸出反相器可根據(jù)扇出來(lái)優(yōu)化 ? 開(kāi)關(guān)速度非?？欤褐挥休敵錾仙氐难訒r(shí)（ tpHL=0），預(yù)充電、求值時(shí)的負(fù)載電容均為內(nèi)部電容 ? 抵抗電荷泄漏能力強(qiáng)：反相器加 1個(gè) pMOS管即可構(gòu)成電平恢復(fù)器 ? 缺點(diǎn) ? 非反相門(mén)，難以實(shí)現(xiàn)諸如 XOR、 XNOR這樣需要 NOT運(yùn)算的邏輯 ? 必須有時(shí)鐘 ? 輸出有電荷泄漏及電荷分享等寄生效應(yīng) 多米諾邏輯 特點(diǎn) 85 AND2電路 OR2電路 AND3版圖 多米諾邏輯門(mén)實(shí)例 多米諾邏輯 基本邏輯門(mén) 86 0,0 321 置使所有的同時(shí)進(jìn)行預(yù)充電： f、C、CC??諾骨牌”依次進(jìn)行，有如“多米求值： 3211 、f、ff?? 多米諾邏輯 邏輯鏈構(gòu)成 87 只有當(dāng)所有前級(jí)的電平轉(zhuǎn)換已完成，本級(jí)才會(huì)有動(dòng)作。此版圖未考慮 p管和 n管的面積比 42 準(zhǔn) nMOS電路 使能控制改善負(fù)載 V A B C D F C L M 1 M 2 M 1 M 2 Enable DD 準(zhǔn) nMOS管的上拉和下拉對(duì) PMOS管的面積要求相互沖突，為避免之，可采用這種自適應(yīng)負(fù)載 Adaptive Load。 中譯本：周潤(rùn)德等譯，數(shù)字集成電路 電路、系統(tǒng)與設(shè)計(jì)，電子工業(yè)出版社， 。 ? Jan et al.， Digital Integrated Circuit： A Design Perspective， 2rd Edition， Anantha Chandrakasan， Borivoje Nikolic， 2022. Chapters 6。 ????38 準(zhǔn) nMOS電路 準(zhǔn) nMOS反相器 :VTC曲線 V in [V] V o u t [V] W/L p = 4 W/L p = 2 W/L p = 1 W/L p = W/L p = ?nn LWW/Lp越?。ㄏ鄬?duì)于 Wn/Ln），則 VTC曲線越理想 39 準(zhǔn) nMOS電路 準(zhǔn) nMOS NAND2/NOR2 準(zhǔn) nMOS: 邏輯設(shè)計(jì)優(yōu)先采用 NOR門(mén) , 以相對(duì)減少低電平 靜態(tài) CMOS: 邏輯設(shè)計(jì)優(yōu)先采用 NAND門(mén) , 以相對(duì)提高電路速度 40 準(zhǔn) nMOS電路 準(zhǔn) nMOS NAND4 準(zhǔn) nMOS可以顯著減少大扇入邏輯門(mén)的管子數(shù)量 Wp Wn Ln Ln 從版圖可見(jiàn)， Wp=Wn，但 LpLn，這是準(zhǔn) nMOS特有的情形 41 準(zhǔn) nMOS電路 準(zhǔn) nMOS AOI 比 CMOS的 AOI電路， FET少了許多。 Clk Out Time, ns Clock feedthrough Clock feedthrough 時(shí)鐘的上升沿和下降沿均會(huì)引發(fā)時(shí)鐘饋通效應(yīng) 81 多米諾邏輯 動(dòng)態(tài) CMOS的串級(jí)問(wèn)題 Clk Clk Out1 In Mp Me Mp Me Clk Clk Out2 V t Clk In Out1 Out2 ?V VTn 保持 1 0→1 動(dòng)態(tài) CMOS門(mén)的輸入若出現(xiàn) 1→0的翻轉(zhuǎn)，就會(huì)導(dǎo)致預(yù)充電電荷的損失 要避免這種損失，應(yīng)使動(dòng)態(tài) CMOS門(mén)在求值時(shí)只出現(xiàn) 0→1的翻轉(zhuǎn)，方法是在預(yù)充電期間置所有的輸入為 0 且無(wú)法恢復(fù)已損失了，但此時(shí)停止截止直至導(dǎo)通之前的延時(shí)期內(nèi)，求值：在預(yù)充電：V2O u t2MO u t 1。 133 module Priority_8(Q,Q3,d)。 elseif (d[4]) Q=4。 優(yōu)先權(quán)譯碼器 n位 137 END 第 7章 組合邏輯電路 138 提問(wèn)題（ 1） ? 在管子尺寸、電路扇入均相同的情況下，靜態(tài) CMOS電路中的與非門(mén)、或非門(mén)哪一個(gè)更快些？為什么？ ? 如果一個(gè)靜態(tài) CMOS反相器的 pMOS管與 nMOS管的溝道尺寸一樣，其上升時(shí)間和下降時(shí)間哪一個(gè)大？為什么？ ? 在管子尺寸、扇入均相同的情況下，準(zhǔn) nMOS電路中的與非門(mén)、或非門(mén)哪一個(gè)輸出低電平更低？為什么？ ? 在 CMOS邏輯電路中的電路節(jié)點(diǎn)可能處于的邏輯狀態(tài)有幾種？ ? 與靜態(tài) CMOS相比，動(dòng)態(tài) CMOS有什么優(yōu)點(diǎn)和缺點(diǎn)？ ? 時(shí)鐘信號(hào)在動(dòng)態(tài) CMOS電路中起什么作用？ 139 提問(wèn)題（ 2） ? 與普通的動(dòng)態(tài) CMOS電路相比，多米諾邏輯有何好處？有何壞處？ ? 取消多米諾電路中的求值控制管，有何好處？有何壞處？