【正文】 AB C12222244FH e r e i t i s a s s um e d t hat Rp = Rn 靜態(tài) CMOS電路 FET尺寸確定 :實(shí)例 2 OUT = D + A ? (B + C) 28 鏡像電路 定義 ? 什么是鏡像電路？ ? 電路的 nFET和 pFET部分具有相同的拓?fù)浣Y(jié)構(gòu) ? nFET和 pFET部分的晶體管尺寸可以有不同，以便使電特性對稱 29 鏡像電路 實(shí)現(xiàn) XOR的鏡像電路 (1) 電路對稱 版圖結(jié)構(gòu)對稱 30 開關(guān)模型 pppo u tpprRCRCt???)2(??nnno u tnnfRCRCt???)2(?? 鏡像電路 實(shí)現(xiàn) XOR的鏡像電路 (2) 31 鏡像電路： 2個 pFET對 Cp有貢獻(xiàn)， tr較小 AOI電路： 4個 pFET對 Cp有貢獻(xiàn)， tr較大 鏡像電路 實(shí)現(xiàn) XOR的鏡像電路 (3) 32 鏡像電路 實(shí)現(xiàn) XNOR的鏡像電路 鏡像電路實(shí)現(xiàn) AOI電路實(shí)現(xiàn) b a 33 準(zhǔn) nMOS電路 有比邏輯 VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNRes istiv e Dep letio nLoadPM OSLoad(a) resi stiv e loa d (b) de ple tion loa d NM OS (c) ps eu do NM OSVT 0G oa l : t o r e d u c e t h e n u m b e r of d e vi c e s ov e r c om p l e m e n t ar y CM O S電阻負(fù)載 有源負(fù)載 如何減少靜態(tài) CMOS中的晶體管數(shù)？ 準(zhǔn) NMOS CMOS實(shí)現(xiàn)低功耗和全軌輸出的代價是有一半的 FET屬于冗余管，因此占用芯片面積比 nMOS和 pMOS電路大，采用有比邏輯是試圖找到一種折中方案 34 準(zhǔn) nMOS電路 電阻負(fù)載 V DD V SS PDN In 1 In 2 In 3 F R L ? 由 N個晶體管和 1個負(fù)載電阻構(gòu)成 ? 邏輯擺幅為 VOH =VDD VOL=RPN/(RPN+RL) ? 直流與瞬態(tài)響應(yīng)不對稱 ? 存在靜態(tài)功耗 ? 傳播延遲為 tpL= VOL要求 RL大，而延遲要求 RL小 35 準(zhǔn) nMOS電路 準(zhǔn) nMOS結(jié)構(gòu) 永遠(yuǎn)導(dǎo)通p F E T?? DDSGp VVDDV將輸出電平上拉到開關(guān)開路陣列截止p F E Tn F E T??較大導(dǎo)通，但因平將輸出電平下拉到低電開關(guān)短路陣列導(dǎo)通OLVVp F E T,n F E Tn F E TOL??為負(fù)載個邏輯電路用 p FE T1 n M O S36 準(zhǔn) nMOS電路 準(zhǔn) nMOS反相器 :輸出低電平 OLoutDDin VVVV ???非飽和飽和， nF E TpF E T飽和）非飽和）＝ (( DpDn II? ? ? ?22 ||2)(22 TpDDpOLOLTnDDn VVVVVV ??? ?? ＋22 |)|()()( TnDDnpTnDDTnDDOL VVVVVVV ?????? ????pnOLV ??，就要要G S S G D D 準(zhǔn) nMOS的 VOL與何種因素有關(guān)？ 37 準(zhǔn) nMOS電路 準(zhǔn) nMOS反相器 :實(shí)例 239。 ????38 準(zhǔn) nMOS電路 準(zhǔn) nMOS反相器 :VTC曲線 V in [V] V o u t [V] W/L p = 4 W/L p = 2 W/L p = 1 W/L p = W/L p = ?nn LWW/Lp越小（相對于 Wn/Ln），則 VTC曲線越理想 39 準(zhǔn) nMOS電路 準(zhǔn) nMOS NAND2/NOR2 準(zhǔn) nMOS: 邏輯設(shè)計優(yōu)先采用 NOR門 , 以相對減少低電平 靜態(tài) CMOS: 邏輯設(shè)計優(yōu)先采用 NAND門 , 以相對提高電路速度 40 準(zhǔn) nMOS電路 準(zhǔn) nMOS NAND4 準(zhǔn) nMOS可以顯著減少大扇入邏輯門的管子數(shù)量 Wp Wn Ln Ln 從版圖可見， Wp=Wn，但 LpLn，這是準(zhǔn) nMOS特有的情形 41 準(zhǔn) nMOS電路 準(zhǔn) nMOS AOI 比 CMOS的 AOI電路， FET少了許多。下拉 n網(wǎng)絡(luò)最為多用。 Clk Out Time, ns Clock feedthrough Clock feedthrough 時鐘的上升沿和下降沿均會引發(fā)時鐘饋通效應(yīng) 81 多米諾邏輯 動態(tài) CMOS的串級問題 Clk Clk Out1 In Mp Me Mp Me Clk Clk Out2 V t Clk In Out1 Out2 ?V VTn 保持 1 0→1 動態(tài) CMOS門的輸入若出現(xiàn) 1→0的翻轉(zhuǎn)，就會導(dǎo)致預(yù)充電電荷的損失 要避免這種損失，應(yīng)使動態(tài) CMOS門在求值時只出現(xiàn) 0→1的翻轉(zhuǎn)，方法是在預(yù)充電期間置所有的輸入為 0 且無法恢復(fù)已損失了，但此時停止截止直至導(dǎo)通之前的延時期內(nèi)，求值：在預(yù)充電：V2O u t2MO u t 1。b、 雙軌邏輯電路 定義 X X f fa b ab101 ? 優(yōu)點(diǎn) ? 速度快；大約是單軌電路的 2倍 ? 同時實(shí)現(xiàn)非反相邏輯和反相邏輯 ? 缺點(diǎn) ? 輸入、輸出數(shù)加倍 ? 電路復(fù)雜，布線開銷大，設(shè)計難度高 ???????? ??????????? ????dtdxdtxddtdxdtxddtdxdxdfxxf xx ?2, 則若 雙軌邏輯電路 特點(diǎn) 102 f 雙軌邏輯電路 DCVSL:結(jié)構(gòu) Sw1和 Sw2互補(bǔ)，一個斷開，另一個必閉合 使輸出結(jié)果保持到輸入發(fā)生變化時為止 差分串聯(lián)電壓開關(guān) 邏輯 103 邏輯與電路對稱 雙軌邏輯電路 DCVSL:實(shí)例 104 以 nFET邏輯對為基本單元，堆疊形成各種邏輯 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計 105 用 nFET對構(gòu)成邏輯樹 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計實(shí)例 1 106 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計實(shí)例 2 具有 3層邏輯樹的動態(tài) CVSL電路 107 課本（上一頁） F = 0F = 0V d dc l kc l kF = 0AB（ 1）列出輸入端對應(yīng)的層次 （ 2）真值表為“ 1” 對應(yīng)于 通路相連接，而真值表為“ 0” 對應(yīng)于 f=0的通路相連接 f=0108 f ab aa?? 雙軌邏輯電路 CPL :AND/NAND a保證 a=0時 f=0 保證全軌輸出 互補(bǔ)傳輸管邏輯（ Complimentary Pass transistor Logic） f a b a a a b??? f a a a b a a b ab? ? ? ? ?f a b a a a b???109 雙軌邏輯電路 CPL: OR/XOR 電路結(jié)構(gòu)相同，只是輸入變量組合不同 f a b aa a b? ? ? ? f a a a b a b a b? ? ? ? ?110 雙軌邏輯電路 CPL: NAND4 X AB B B ABX A B B B A B AB? ? ?? ? ? ? ?111 雙軌邏輯電路 CPL:特點(diǎn) ? 優(yōu)點(diǎn) ?電路形式簡潔 ?單元版圖可以復(fù)用 ? 缺點(diǎn) ?存在閾值電壓損失 ?輸入變量可能需要驅(qū)動 1個以上的 FET 112 CMOS邏輯電路比較 數(shù)據(jù) 有比 /無比 靜態(tài)功耗 晶體管數(shù) 目 芯片面積 （ μ m2) 傳播延時 （ nsec) 靜態(tài) CMOS 無比 無 8 533 準(zhǔn) nMOS 有比 有 5 288 CPL 無比 無 12 800 動態(tài) CMOS 無比 無 6 122 注：數(shù)字比較以 NAND4為例。 133 module Priority_8(Q,Q3,d)。 always (d) begin Q3=1。 elseif (d[4]) Q=4。 elseif (d[0]))Q=0。 優(yōu)先權(quán)譯碼器 n位 137 END 第 7章 組合邏輯電路 138 提問題（ 1） ? 在管子尺寸、電路扇入均相同的情況下，靜態(tài) CMOS電路中的與非門、或非門哪一個更快些？為什么？ ? 如果一個靜態(tài) CMOS反相器的 pMOS管與 nMOS管的溝道尺寸一樣，其上升時間和下降時間哪一個大？為什么？ ? 在管子尺寸、扇入均相同的情況下，準(zhǔn) nMOS電路中的與非門、或非門哪一個輸出低電平更低？為什么？ ? 在 CMOS邏輯電路中的電路節(jié)點(diǎn)可能處于的邏輯狀態(tài)有幾種？ ? 與靜態(tài) CMOS相比，動態(tài) CMOS有什么優(yōu)點(diǎn)和缺點(diǎn)？ ? 時鐘信號在動態(tài) CMOS電路中起什么作用？ 139 提問題（ 2） ? 與普通的動態(tài) CMOS電路相比，多米諾邏輯有何好處？有何壞處？ ? 取消多米諾電路中的求值控制管，有何好處？有何壞處？