【正文】 CMOS電路 ? 多米諾邏輯 ? 雙軌邏輯電路 ? CMOS邏輯電路的比較 ? 多路選擇器 ? 二進(jìn)制譯碼器 ? 優(yōu)先權(quán)譯碼器 3 本章參考書 ? John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley amp。 Sons, Inc., 2022. Chapters 9. 中譯本：周潤德譯，超大規(guī)模集成電路與系統(tǒng)導(dǎo)論，電子工業(yè)出版社， 。 ? Jan et al.， Digital Integrated Circuit： A Design Perspective， 2rd Edition， Anantha Chandrakasan， Borivoje Nikolic， 2022. Chapters 6。第 6章。 11 cbaf ??? 靜態(tài) CMOS電路 實例 1:PUP與 PDN設(shè)計 12 CBAf ??? 靜態(tài) CMOS電路 實例 1:CMOS電路設(shè)計 13 版圖方案 1 版圖方案 2 cbaf ??? 靜態(tài) CMOS電路 實例 1:版圖設(shè)計 14 )()( edcbaf ????? 靜態(tài) CMOS電路 實例 2:PUP與 PDN設(shè)計 15 )()( edcbaf ????? 靜態(tài) CMOS電路 實例 2:版圖設(shè)計 16 VDDABCDDAB CO U T = D + A ? ( B + C ) 靜態(tài) CMOS電路 實例 3 17 靜態(tài) CMOS電路 實例 4 18 靜態(tài) CMOS電路 OAI22 C A B X = (A+B)?(C+D) B A D VDD X X GND A B C PUN PDN C D D A B C D 19 靜態(tài) CMOS電路 延時與輸入組態(tài)有關(guān) (1) CL B Rn A Rp B Rp A Rn Cint ? Delay is dependent on the pattern of inputs ? Low to high transition ? both inputs go low ? delay is Rp/2 CL ? one input goes low ? delay is Rp CL ? High to low transition ? both inputs go high ? delay is 2Rn CL 20 靜態(tài) CMOS電路 延時與輸入組態(tài)有關(guān) (2) 0. 500. 511. 522. 530 100 200 300 400A=B=1?0 A=1, B=1?0 A=1 ?0, B=1 time [ps] Voltage [V] Input Data Pattern Delay (psec) A=B=0?1 67 A=1, B=0?1 64 A= 0?1, B=1 61 A=B=1?0 45 A=1, B=1?0 80 A= 1?0, B=1 81 NMOS = ?m/ ?m PMOS = ?m/ ?m CL = 100 fF 21 ? 規(guī)則 ? 最壞的情況發(fā)生在有盡可能多的 FET串聯(lián)時的情形 ? 最長的下降時間取決于最長的 nFET串聯(lián)鏈 ? 最長的上升時間取決于最長的 pFET串聯(lián)鏈 ? 步驟 ? 找到最長的 nFET串聯(lián)鏈導(dǎo)通時的邏輯組合，確定等效電路，計算時間參數(shù)，求出下降時間 ? 找到最長的 pFET串聯(lián)鏈導(dǎo)通時的邏輯組合，確定等效電路，計算時間參數(shù)，求出上升時間 靜態(tài) CMOS電路 延時分析方法 22 VDDVDDVDDCLFCLCLFFRpRpRpRpRpRnRnRnRnRnAAAAAAB BBB( a ) I nve r t e r ( b) 2 i npu t N A N D ( c ) 2 i npu t N O Rtp = Ron CL( as s u m i n g t h at CL d om i n at e s ! )= RON反相器 NAND2 NOR2 Lonp CRt ? Lw o r s enpfCRt ,? Lw o r s eppr CRt ,? 靜態(tài) CMOS電路 傳播延時 :估算 23 VDDCLFRpRpRnRnAA BB2input NA ND1 . A s s u m e Rn= Rp= r e s i s t a n c e o f m i n i m u m s i z e d N M O S i n v e r t e r2 . D e te rm in e “ Wo rs t C a s e In p u t” tra n s itio n( D e l a y d e p e n d s o n i n p u t v a l u e s )3 . E x a m p l e : tp L H f o r 2 i n p u t N A N D Wo r s t c a s e w h e n o n l y O N E P M O S P u l l su p t h e o u t p u t n o d e F o r 2 P M O S d e v i c e s i n p a r a l l e l , t h e r e s i s t a n c e i s l o w e r4 . E x a m p l e : tp H L f o r 2 i n p u t N A N D Wo r s t c a s e : T WO N M O S i n s e r i e stpLH = 0 . 6 9 RpCLtp H L = 0 . 6 9 ( 2 Rn) CL? 通過 pFET對 CL充電時，最壞情況是只有 1個 pFET導(dǎo)通，故有 Lpprpw o r s epCRtRR,??Lnpfnw o r s enCRtRR)2(2,??? 通過 nFET對 CL放電時， 2個nFET均導(dǎo)通，故有 靜態(tài) CMOS電路 傳播延時 :NAND2 24 下降時間 tf 最壞情況： 2個nFET串聯(lián) → x=1， y、 z只有 1個為 1 由 nFET決定 nF E TnnLfRCCRtCtt)2(1111??????? 靜態(tài) CMOS電路 延時計算實例 :下降時間 tf 25 上升時間 tr 最壞情況： 2個pFET串聯(lián) → x=1， y、 z同時為 0 由 pFET決定 )2()2(1111pF E TppLrRCCRtCtt??????? 靜態(tài) CMOS電路 延時計算實例 :上升時間 tr 26 n?? 3n F E T3N ?來完成，故有串聯(lián)的個至少任何放電過程都會通過p?? 2p F E T2P ?來完成，故有的個串聯(lián)最壞的充電路徑需通過xdcbaf ????? )( 靜態(tài) CMOS電路 FET尺寸確定 :實例 1 27 VDDCLFAABB221 1VDDABCDDAB C12222244FH e r e i t i s a s s um e d t hat Rp = Rn 靜態(tài) CMOS電路 FET尺寸確定 :實例 2 OUT = D + A ? (B + C) 28 鏡像電路 定義 ? 什么是鏡像電路？ ? 電路的 nFET和 pFET部分具有相同的拓?fù)浣Y(jié)構(gòu) ? nFET和 pFET部分的晶體管尺寸可以有不同，以便使電特性對稱 29 鏡像電路 實現(xiàn) XOR的鏡像電路 (1) 電路對稱 版圖結(jié)構(gòu)對稱 30 開關(guān)模型 pppo u tpprRCRCt???)2(??nnno u tnnfRCRCt???)2(?? 鏡像電路 實現(xiàn) XOR的鏡像電路 (2) 31 鏡像電路： 2個 pFET對 Cp有貢獻(xiàn)， tr較小 AOI電路： 4個 pFET對 Cp有貢獻(xiàn)， tr較大 鏡像電路 實現(xiàn) XOR的鏡像電路 (3) 32 鏡像電路 實現(xiàn) XNOR的鏡像電路 鏡像電路實現(xiàn) AOI電路實現(xiàn) b a 33 準(zhǔn) nMOS電路 有比邏輯 VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNRes istiv e Dep letio nLoadPM OSLoad(a) resi stiv e loa d (b) de ple tion loa d NM OS (c) ps eu do NM OSVT 0G oa l : t o r e d u c e t h e n u m b e r of d e vi c e s ov e r c om p l e m e n t ar y CM O S電阻負(fù)載 有源負(fù)載 如何減少靜態(tài) CMOS中的晶體管數(shù)？ 準(zhǔn) NMOS CMOS實現(xiàn)低功耗和全軌輸出的代價是有一半的 FET屬于冗余管，因此占用芯片面積比 nMOS和 pMOS電路大，采用有比邏輯是試圖找到一種折中方案 34 準(zhǔn) nMOS電路 電阻負(fù)載 V DD V SS PDN In 1 In 2 In 3 F R L ? 由 N個晶體管和 1個負(fù)載電阻構(gòu)成 ? 邏輯擺幅為 VOH =VDD