【正文】 輯 ? 下拉網(wǎng)絡(luò)由 nMOS邏輯鏈構(gòu)成，構(gòu)成方式與靜態(tài) CMOS相同 ? 無(wú)靜態(tài)功耗 ? 與靜態(tài) CMOS不同之處 ? 晶體管數(shù)少：只需 N＋ 2個(gè) FET，而靜態(tài) CMOS需 2N個(gè) FET ? 開關(guān)速度快：晶體管數(shù)少，無(wú)低至高延遲時(shí)間，負(fù)載電容小，無(wú)短路電流 ? 噪聲容限小： VM、 VIH、 VIL均近似等于 VTn，而靜態(tài) CMOS近似等于 VDD/2 ? 動(dòng)態(tài)功耗較大：時(shí)鐘電路消耗功率較大 （ 負(fù)載電容大 ， 翻轉(zhuǎn)頻度高 ） ， 預(yù)充電過程需消耗電流 ? 需要時(shí)鐘控制信號(hào) ? 需要保持輸出高電平：電荷泄漏、電荷分享、背柵耦合、時(shí)鐘反饋等問題使輸出高電平保持時(shí)間有限 63 動(dòng)態(tài) CMOS電路 實(shí)例 :NAND4(1) 預(yù)充電至高電平 SPICE仿真結(jié)果：計(jì)算條件為當(dāng) CLK=1時(shí)，所有的 in=1 尺寸放大可減少 tpre，但會(huì)增加時(shí)鐘負(fù)載 64 動(dòng)態(tài) CMOS電路 實(shí)例 :NAND4(2) 4輸入動(dòng)態(tài) CMOS的 DC和 AC參數(shù) 全邏輯擺幅 低噪聲容限 低至高延時(shí)為 0 預(yù)充電需要時(shí)間 65 動(dòng)態(tài) CMOS電路 輸入毛刺對(duì)輸出的影響 圖 ，所有 In聯(lián)到一起 假定輸入出現(xiàn) 0→VG的毛刺 求值時(shí)間很短時(shí)，輸入毛刺會(huì)影響輸出電平，即輸入毛刺電壓越大，輸出電平越小 GVoutV66 動(dòng)態(tài) CMOS電路 版圖 :NAND3 cbaf ???Φ控制門加入→nFET尺寸 ↑ →t f↑ 67 動(dòng)態(tài) CMOS電路 版圖 :NAND4 68 動(dòng)態(tài) CMOS電路 信號(hào)完整性問題 ? 電荷泄漏 ? 電荷分享 ? 電容耦合 ? 互連串?dāng)_ ? 少子電荷注入 ? 電源噪聲 69 動(dòng)態(tài) CMOS電路 電荷泄漏 :問題 亞閾區(qū)漏電 漏 pn結(jié)漏電 m i n/101ftfTtVVVVAC L Khho u to u tDDo u t?????????時(shí)鐘頻率）于時(shí)鐘周期（保持高電平的時(shí)間應(yīng)大逐漸衰減隨時(shí)間漏電流應(yīng)保持不變。此版圖未考慮 p管和 n管的面積比 42 準(zhǔn) nMOS電路 使能控制改善負(fù)載 V A B C D F C L M 1 M 2 M 1 M 2 Enable DD 準(zhǔn) nMOS管的上拉和下拉對(duì) PMOS管的面積要求相互沖突，為避免之，可采用這種自適應(yīng)負(fù)載 Adaptive Load。239。 中譯本：周潤(rùn)德等譯，數(shù)字集成電路 電路、系統(tǒng)與設(shè)計(jì)，電子工業(yè)出版社， 。1 第 7章 組合邏輯電路 P90 集成電路設(shè)計(jì)系列 2 本章概要 ? 概述 ? 靜態(tài) CMOS電路 ? 鏡像電路 ? C2MOS ? 準(zhǔn) nMOS電路 ? 動(dòng)態(tài) CMOS電路 ? 多米諾邏輯 ? 雙軌邏輯電路 ? CMOS邏輯電路的比較 ? 多路選擇器 ? 二進(jìn)制譯碼器 ? 優(yōu)先權(quán)譯碼器 3 本章參考書 ? John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley amp。 ? Jan et al.， Digital Integrated Circuit： A Design Perspective， 2rd Edition， Anantha Chandrakasan， Borivoje Nikolic， 2022. Chapters 6。 11 cbaf ??? 靜態(tài) CMOS電路 實(shí)例 1:PUP與 PDN設(shè)計(jì) 12 CBAf ??? 靜態(tài) CMOS電路 實(shí)例 1:CMOS電路設(shè)計(jì) 13 版圖方案 1 版圖方案 2 cbaf ??? 靜態(tài) CMOS電路 實(shí)例 1:版圖設(shè)計(jì) 14 )()( edcbaf ????? 靜態(tài) CMOS電路 實(shí)例 2:PUP與 PDN設(shè)計(jì) 15 )()( edcbaf ????? 靜態(tài) CMOS電路 實(shí)例 2:版圖設(shè)計(jì) 16 VDDABCDDAB CO U T = D + A ? ( B + C ) 靜態(tài) CMOS電路 實(shí)例 3 17 靜態(tài) CMOS電路 實(shí)例 4 18 靜態(tài) CMOS電路 OAI22 C A B X = (A+B)?(C+D) B A D VDD X X GND A B C PUN PDN C D D A B C D 19 靜態(tài) CMOS電路 延時(shí)與輸入組態(tài)有關(guān) (1) CL B Rn A Rp B Rp A Rn Cint ? Delay is dependent on the pattern of inputs ? Low to high transition ? both inputs go low ? delay is Rp/2 CL ? one input goes low ? delay is Rp CL ? High to low transition ? both inputs go high ? delay is 2Rn CL 20 靜態(tài) CMOS電路 延時(shí)與輸入組態(tài)有關(guān) (2) 0. 500. 511. 522. 530 100 200 300 400A=B=1?0 A=1, B=1?0 A=1 ?0, B=1 time [ps] Voltage [V] Input Data Pattern Delay (psec) A=B=0?1 67 A=1, B=0?1 64 A= 0?1, B=1 61 A=B=1?0 45 A=1, B=1?0 80 A= 1?0, B=1 81 NMOS = ?m/ ?m PMOS = ?m/ ?m CL = 100 fF 21 ? 規(guī)則 ? 最壞的情況發(fā)生在有盡可能多的 FET串聯(lián)時(shí)的情形 ? 最長(zhǎng)的下降時(shí)間取決于最長(zhǎng)的 nFET串聯(lián)鏈 ? 最長(zhǎng)的上升時(shí)間取決于最長(zhǎng)的 pFET串聯(lián)鏈 ? 步驟 ? 找到最長(zhǎng)的 nFET串聯(lián)鏈導(dǎo)通時(shí)的邏輯組合，確定等效電路，計(jì)算時(shí)間參數(shù)，求出下降時(shí)間 ? 找到最長(zhǎng)的 pFET串聯(lián)鏈導(dǎo)通時(shí)的邏輯組合，確定等效電路，計(jì)算時(shí)間參數(shù)，求出上升時(shí)間 靜態(tài) CMOS電路 延時(shí)分析方法 22 VDDVDDVDDCLFCLCLFFRpRpRpRpRpRnRnRnRnRnAAAAAAB BBB( a ) I nve r t e r ( b) 2 i npu t N A N D ( c ) 2 i npu t N O Rtp = Ron CL( as s u m i n g t h at CL d om i n at e s ! )= RON反相器 NAND2 NOR2 Lonp CRt ? Lw o r s enpfCRt ,? Lw o r s eppr CRt ,? 靜態(tài) CMOS電路 傳播延時(shí) :估算 23 VDDCLFRpRpRnRnAA BB2input NA ND1 . A s s u m e Rn= Rp= r e s i s t a n c e o f m i n i m u m s i z e d N M O S i n v e r t e r2 . D e te rm in e “ Wo rs t C a s e In p u t” tra n s itio n( D e l a y d e p e n d s o n i n p u t v a l u e s )3 . E x a m p l e : tp L H f o r 2 i n p u t N A N D Wo r s t c a s e w h e n o n l y O N E P M O S P u l l su p t h e o u t p u t n o d e F o r 2 P M O S d e v i c e s i n p a r a l l e l , t h e r e s i s t a n c e i s l o w e r4 . E x a m p l e : tp H L f o r 2 i n p u t N A N D Wo r s t c a s e : T WO N M O S i n s e r i e stpLH = 0 . 6 9 RpCLtp H L = 0 . 6 9 ( 2 Rn) CL? 通過 pFET對(duì) CL充電時(shí)，最壞情況是只有 1個(gè) pFET導(dǎo)通，故有 Lpprpw o r s epCRtRR,??Lnpfnw o r s enCRtRR)2(2,??? 通過 nFET對(duì) CL放電時(shí)， 2個(gè)nFET均導(dǎo)通，故有 靜態(tài) CMOS電路 傳播延時(shí) :NAND2 24 下降時(shí)間 tf 最壞情況： 2個(gè)nFET串聯(lián) → x=1， y、 z只有 1個(gè)為 1 由 nFET決定 nF E TnnLfRCCRtCtt)2(1111??????? 靜態(tài) CMOS電路 延時(shí)計(jì)算實(shí)例 :下降時(shí)間 tf 25 上升時(shí)間 tr 最壞情況： 2個(gè)pFET串聯(lián) → x=1， y、 z同時(shí)為 0 由 pFET決定 )2()2(1111pF E TppLrRCCRtCtt??????? 靜態(tài) CMOS電路 延時(shí)計(jì)算實(shí)例 :上升時(shí)間 tr 26 n?? 3n F E T3N ?來(lái)完成，故有串聯(lián)的個(gè)至少任何放電過程都會(huì)通過p?? 2p F E T2P ?來(lái)完成，故有的個(gè)串聯(lián)最壞的充電路徑需通過xdcbaf ????? )( 靜態(tài) CMOS電路 FET尺寸確定 :實(shí)例 1 27 VDDCLFAABB221 1VDDABCDD