【正文】 elseif (d[0]))Q=0。 always (d) begin Q3=1。b、 雙軌邏輯電路 定義 X X f fa b ab101 ? 優(yōu)點(diǎn) ? 速度快；大約是單軌電路的 2倍 ? 同時(shí)實(shí)現(xiàn)非反相邏輯和反相邏輯 ? 缺點(diǎn) ? 輸入、輸出數(shù)加倍 ? 電路復(fù)雜，布線開銷大，設(shè)計(jì)難度高 ???????? ??????????? ????dtdxdtxddtdxdtxddtdxdxdfxxf xx ?2, 則若 雙軌邏輯電路 特點(diǎn) 102 f 雙軌邏輯電路 DCVSL:結(jié)構(gòu) Sw1和 Sw2互補(bǔ)，一個(gè)斷開，另一個(gè)必閉合 使輸出結(jié)果保持到輸入發(fā)生變化時(shí)為止 差分串聯(lián)電壓開關(guān) 邏輯 103 邏輯與電路對(duì)稱 雙軌邏輯電路 DCVSL:實(shí)例 104 以 nFET邏輯對(duì)為基本單元，堆疊形成各種邏輯 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計(jì) 105 用 nFET對(duì)構(gòu)成邏輯樹 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計(jì)實(shí)例 1 106 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計(jì)實(shí)例 2 具有 3層邏輯樹的動(dòng)態(tài) CVSL電路 107 課本（上一頁） F = 0F = 0V d dc l kc l kF = 0AB（ 1）列出輸入端對(duì)應(yīng)的層次 （ 2）真值表為“ 1” 對(duì)應(yīng)于 通路相連接，而真值表為“ 0” 對(duì)應(yīng)于 f=0的通路相連接 f=0108 f ab aa?? 雙軌邏輯電路 CPL :AND/NAND a保證 a=0時(shí) f=0 保證全軌輸出 互補(bǔ)傳輸管邏輯（ Complimentary Pass transistor Logic） f a b a a a b??? f a a a b a a b ab? ? ? ? ?f a b a a a b???109 雙軌邏輯電路 CPL: OR/XOR 電路結(jié)構(gòu)相同，只是輸入變量組合不同 f a b aa a b? ? ? ? f a a a b a b a b? ? ? ? ?110 雙軌邏輯電路 CPL: NAND4 X AB B B ABX A B B B A B AB? ? ?? ? ? ? ?111 雙軌邏輯電路 CPL:特點(diǎn) ? 優(yōu)點(diǎn) ?電路形式簡潔 ?單元版圖可以復(fù)用 ? 缺點(diǎn) ?存在閾值電壓損失 ?輸入變量可能需要驅(qū)動(dòng) 1個(gè)以上的 FET 112 CMOS邏輯電路比較 數(shù)據(jù) 有比 /無比 靜態(tài)功耗 晶體管數(shù) 目 芯片面積 （ μ m2) 傳播延時(shí) （ nsec) 靜態(tài) CMOS 無比 無 8 533 準(zhǔn) nMOS 有比 有 5 288 CPL 無比 無 12 800 動(dòng)態(tài) CMOS 無比 無 6 122 注：數(shù)字比較以 NAND4為例。下拉 n網(wǎng)絡(luò)最為多用。 11 cbaf ??? 靜態(tài) CMOS電路 實(shí)例 1:PUP與 PDN設(shè)計(jì) 12 CBAf ??? 靜態(tài) CMOS電路 實(shí)例 1:CMOS電路設(shè)計(jì) 13 版圖方案 1 版圖方案 2 cbaf ??? 靜態(tài) CMOS電路 實(shí)例 1:版圖設(shè)計(jì) 14 )()( edcbaf ????? 靜態(tài) CMOS電路 實(shí)例 2:PUP與 PDN設(shè)計(jì) 15 )()( edcbaf ????? 靜態(tài) CMOS電路 實(shí)例 2:版圖設(shè)計(jì) 16 VDDABCDDAB CO U T = D + A ? ( B + C ) 靜態(tài) CMOS電路 實(shí)例 3 17 靜態(tài) CMOS電路 實(shí)例 4 18 靜態(tài) CMOS電路 OAI22 C A B X = (A+B)?(C+D) B A D VDD X X GND A B C PUN PDN C D D A B C D 19 靜態(tài) CMOS電路 延時(shí)與輸入組態(tài)有關(guān) (1) CL B Rn A Rp B Rp A Rn Cint ? Delay is dependent on the pattern of inputs ? Low to high transition ? both inputs go low ? delay is Rp/2 CL ? one input goes low ? delay is Rp CL ? High to low transition ? both inputs go high ? delay is 2Rn CL 20 靜態(tài) CMOS電路 延時(shí)與輸入組態(tài)有關(guān) (2) 0. 500. 511. 522. 530 100 200 300 400A=B=1?0 A=1, B=1?0 A=1 ?0, B=1 time [ps] Voltage [V] Input Data Pattern Delay (psec) A=B=0?1 67 A=1, B=0?1 64 A= 0?1, B=1 61 A=B=1?0 45 A=1, B=1?0 80 A= 1?0, B=1 81 NMOS = ?m/ ?m PMOS = ?m/ ?m CL = 100 fF 21 ? 規(guī)則 ? 最壞的情況發(fā)生在有盡可能多的 FET串聯(lián)時(shí)的情形 ? 最長的下降時(shí)間取決于最長的 nFET串聯(lián)鏈 ? 最長的上升時(shí)間取決于最長的 pFET串聯(lián)鏈 ? 步驟 ? 找到最長的 nFET串聯(lián)鏈導(dǎo)通時(shí)的邏輯組合，確定等效電路，計(jì)算時(shí)間參數(shù)，求出下降時(shí)間 ? 找到最長的 pFET串聯(lián)鏈導(dǎo)通時(shí)的邏輯組合，確定等效電路，計(jì)算時(shí)間參數(shù)，求出上升時(shí)間 靜態(tài) CMOS電路 延時(shí)分析方法 22 VDDVDDVDDCLFCLCLFFRpRpRpRpRpRnRnRnRnRnAAAAAAB BBB( a ) I nve r t e r ( b) 2 i npu t N A N D ( c ) 2 i npu t N O Rtp = Ron CL( as s u m i n g t h at CL d om i n at e s ! )= RON反相器 NAND2 NOR2 Lonp CRt ? Lw o r s enpfCRt ,? Lw o r s eppr CRt ,? 靜態(tài) CMOS電路 傳播延時(shí) :估算 23 VDDCLFRpRpRnRnAA BB2input NA ND1 . A s s u m e Rn= Rp= r e s i s t a n c e o f m i n i m u m s i z e d N M O S i n v e r t e r2 . D e te rm in e “ Wo rs t C a s e In p u t” tra n s itio n( D e l a y d e p e n d s o n i n p u t v a l u e s )3 . E x a m p l e : tp L H f o r 2 i n p u t N A N D Wo r s t c a s e w h e n o n l y O N E P M O S P u l l su p t h e o u t p u t n o d e F o r 2 P M O S d e v i c e s i n p a r a l l e l , t h e r e s i s t a n c e i s l o w e r4 . E x a m p l e : tp H L f o r 2 i n p u t N A N D Wo r s t c a s e : T WO N M O S i n s e r i e stpLH = 0 . 6 9 RpCLtp H L = 0 . 6 9 ( 2 Rn) CL? 通過 pFET對(duì) CL充電時(shí)，最壞情況是只有 1個(gè) pFET導(dǎo)通，故有 Lpprpw o r s epCRtRR,??Lnpfnw o r s enCRtRR)2(2,??? 通過 nFET對(duì) CL放電時(shí)， 2個(gè)nFET均導(dǎo)通，故有 靜態(tài) CMOS電路 傳播延時(shí) :NAND2 24 下降時(shí)間 tf 最壞情況： 2個(gè)nFET串聯(lián) → x=1， y、 z只有 1個(gè)為 1 由 nFET決定 nF E TnnLfRCCRtCtt)2(1111??????? 靜態(tài) CMOS電路 延時(shí)計(jì)算實(shí)例 :下降時(shí)間 tf 25 上升時(shí)間 tr 最壞情況： 2個(gè)pFET串聯(lián) → x=1， y、 z同時(shí)為 0 由 pFET決定 )2()2(1111pF E TppLrRCCRtCtt??????? 靜態(tài) CMOS電路 延時(shí)計(jì)算實(shí)例 :上升時(shí)間 tr 26 n?? 3n F E T3N ?來完成，故有串聯(lián)的個(gè)至少任何放電過程都會(huì)通過p?? 2p F E T2P ?來完成，故有的個(gè)串聯(lián)最壞的充電路徑需通過xdcbaf ????? )( 靜態(tài) CMOS電路 FET尺寸確定 :實(shí)例 1 27 VDDCLFAABB221 1VDDABCDDAB C12222