【正文】 從 HDL到版圖 于敦山 北大微電子學(xué)系 課程內(nèi)容 (一 ) ? 介紹 Verilog HDL, 內(nèi)容包括： – Verilog應(yīng)用 – Verilog語(yǔ)言的構(gòu)成元素 – 結(jié)構(gòu)級(jí)描述及仿真 – 行為級(jí)描述及仿真 – 延時(shí)的特點(diǎn)及說明 – 介紹 Verilog testbench ? 激勵(lì)和控制和描述 ? 結(jié)果的產(chǎn)生及驗(yàn)證 – 任務(wù) task及函數(shù) function – 用戶定義的基本單元 (primitive) – 可綜合的 Verilog描述風(fēng)格 課程內(nèi)容 (二 ) ? 介紹 Cadence Verilog仿真器 , 內(nèi)容包括： – 設(shè)計(jì)的編譯及仿真 – 源庫(kù) (source libraries)的使用 – 用 VerilogXL命令行界面進(jìn)行調(diào)試 – 用 NC Verilog Tcl界面進(jìn)行調(diào)試 – 圖形用戶界面 (GUI)調(diào)試 – 延時(shí)的計(jì)算及反標(biāo)注 (annotation) – 性能仿真描述 – 如何使用 NC Verilog仿真器進(jìn)行編譯及仿真 – 如何將設(shè)計(jì)環(huán)境傳送給 NC Verilog – 周期 (cycle)仿真 課程內(nèi)容 (三 ) ? 邏輯綜合的介紹 – 簡(jiǎn)介 – 設(shè)計(jì)對(duì)象 – 靜態(tài)時(shí)序分析 (STA) – design analyzer環(huán)境 – 可綜合的 HDL編碼風(fēng)格 ? 可綜合的 Verilog HDL – Verilog HDL中的一些竅門 – Designware庫(kù) – 綜合劃分 ? 實(shí)驗(yàn) (1) 課程內(nèi)容 (四 ) ? 設(shè)計(jì)約束（ Constraint） – 設(shè)置設(shè)計(jì)環(huán)境 – 設(shè)置設(shè)計(jì)約束 ? 設(shè)計(jì)優(yōu)化 – 設(shè)計(jì)編譯 – FSM的優(yōu)化 ? 產(chǎn)生并分析報(bào)告 ? 實(shí)驗(yàn) (2) 課程內(nèi)容 (五 ) ? 自動(dòng)布局布線工具 (Silicon Ensemble)簡(jiǎn)介 課程安排 ? 共 54學(xué)時(shí) (18) ? 講課， 27學(xué)時(shí) – Verilog (5) – Synthesis (3) – Place amp。 為什么使用 HDL ? 使用 HDL描述設(shè)計(jì)具有下列優(yōu)點(diǎn)： – 設(shè)計(jì)在高層次進(jìn)行，與具體實(shí)現(xiàn)無關(guān) – 設(shè)計(jì)開發(fā)更加容易 – 早在設(shè)計(jì)期間就能發(fā)現(xiàn)問題 – 能夠自動(dòng)的將高級(jí)描述映射到具體工藝實(shí)現(xiàn) – 在具體實(shí)現(xiàn)時(shí)才做出某些決定 ? HDL具有更大的靈活性 – 可重用 – 可以選擇工具及生產(chǎn)廠 ? HDL能夠利用先進(jìn)的軟件 – 更快的輸入 – 易于管理 Verilog的歷史 ? Verilog HDL是在 1983年由 GDA(GateWay Design Automation)公司的Phil Moorby所創(chuàng)。這些抽象的級(jí)別包括： 系統(tǒng)說明 設(shè)計(jì)文檔 /算法描述 RTL/功能級(jí) Verilog 門級(jí) /結(jié)構(gòu)級(jí) Verilog 版圖 /物理級(jí) 幾何圖形 行為綜合 綜合前仿真 邏輯綜合 綜合后仿真 版圖 抽象級(jí) (Levels of Abstraction) ? 在抽象級(jí)上需要進(jìn)行折衷 系統(tǒng)說明 設(shè)計(jì)文檔 /算術(shù)描述 RTL/功能級(jí) Verilog 門級(jí) /結(jié)構(gòu)級(jí) Verilog 版圖 /物理級(jí) 幾何圖形 詳細(xì)程度 低 高 輸入 /仿真速度 高 低 抽象級(jí) (Levels of Abstraction) Verilog可以在三種抽象級(jí)上進(jìn)行描述 ? 行為級(jí) – 用功能塊之間的數(shù)據(jù)流對(duì)系統(tǒng)進(jìn)行描述 – 在需要時(shí)在函數(shù)塊之間進(jìn)行調(diào)度賦值。 input a, b, sel。所有行為級(jí)結(jié)構(gòu)在 testbench描述中都可以采用。描述中含有傳輸延時(shí)。 endmodule 綜合不支持 ! 僅需一種語(yǔ)言 ? Verilog的一個(gè)主要特點(diǎn)是可應(yīng)用于各種抽象級(jí)。 基于事件仿真的時(shí)輪 (time wheel) ? 仿真器在編譯數(shù)據(jù)結(jié)構(gòu)時(shí)建立一個(gè)事件隊(duì)列。 ? VerilogXL和 NC Verilog仿真器遵循 IEEE 1364 Verilog規(guī)范制定的基于事件的調(diào)度語(yǔ)義 ? 仿真器可用于 – 確定想法的可行性 – 用不同的方法解決設(shè)計(jì)問題 – 功能驗(yàn)證 – 確定設(shè)計(jì)錯(cuò)誤 仿真過程 ? Verilog仿真分下列步驟： – 編譯 ?讀入設(shè)計(jì)描述，處理編譯指導(dǎo) (piler directive)，建立一個(gè)數(shù)據(jù)結(jié)構(gòu)定義設(shè)計(jì)的層次結(jié)構(gòu) ?這一步有時(shí)分為兩步： pilation， elaboration – 初始化 ?參數(shù)初始化；沒有驅(qū)動(dòng)的 Net缺省值為 Z；其它節(jié)點(diǎn)初始值為 X。 4. 讀入、調(diào)度并根據(jù)事件執(zhí)行每一個(gè)語(yǔ)句 VerilogXL采用多種加速算法提高各種抽象級(jí)的仿真速度。其過程為： – ncvlog編譯 Verilog源文件，按照編譯指導(dǎo) (pile directive)檢查語(yǔ)義及語(yǔ)法，產(chǎn)生中間數(shù)據(jù)。 當(dāng)重新啟動(dòng)仿真時(shí)，要對(duì)修改過的模塊重新編譯。 對(duì) Verilog語(yǔ)言的支持 ? VerilogXL和 NC Verilog計(jì)劃支持 Verilog語(yǔ)言全集。對(duì)象的缺省設(shè)置是無操作。 波形顯示工具 —SignalScan signalscan amp。 SignalScan窗口包括： 注：必須用 Design Brower在波形窗口中添加信號(hào)。 $shm_save。 用戶必須在仿真前 (時(shí)間 0前 )設(shè)置探針信號(hào)才能看到信號(hào)在仿真過程中全部變化。 每個(gè) node都是基于前面 scope的說明 (層次化的） ? scope參數(shù)缺省值為當(dāng)前范圍 (scope)。 第四章 設(shè)計(jì)舉例 1. 進(jìn)一步學(xué)習(xí) Verilog的結(jié)構(gòu)描述和行為描述 2. Verilog混合（抽象）級(jí)仿真 學(xué)習(xí)目標(biāo)： 語(yǔ)言的主要特點(diǎn) module(模塊 ) ? module能夠表示： – 物理塊，如 IC或 ASIC單元 – 邏輯塊，如一個(gè) CPU設(shè)計(jì)的 ALU部分 – 整個(gè)系統(tǒng) ? 每一個(gè)模塊的描述從關(guān)鍵詞 module開始，有一個(gè) 名稱 （如SN74LS74， DFF， ALU等等），由關(guān)鍵詞 endmodule結(jié)束。 DFF d2 (d[ 2], clk, clr, q[ 2], qb[ 2])。每個(gè)實(shí)例都是模塊的一個(gè)完全的拷貝，相互獨(dú)立、并行。 wire out, a, b, sel。 ? 另一個(gè)模塊可以通過模塊名及端口說明使用多路器。 Test Fixture — 如何說明實(shí)例 module testfixture。 // Apply stimulus initial begin a = 0。 end // Display results endmodule Time Values a b sel 0 0 1 0 5 0 0 0 10 0 1 1 15 1 1 1 ? 例子中， a, b, sel說明為 reg類數(shù)據(jù)。 $monitor($time, “%b %h %d %o”, sig1, sig2, sig3, sig4)。 完整的 Test Fixture module testfixture。 5 b = 1。 // MUX instance MUX2_1 mux (out, a, b, sel)。 5 $finish。 $dumpon。 ? 仿真時(shí)定期的將數(shù)據(jù)保存到磁盤是一個(gè)好的習(xí)慣，萬一系統(tǒng)出現(xiàn)問題數(shù)據(jù)也不會(huì)全部丟失。 ? 就是說可以使用多條 $dumpvars語(yǔ)句，但必須從 同一時(shí)間 開始。 // Dump 有信號(hào)，以及信號(hào) top. u1. u13. q。設(shè)計(jì)模塊又稱為 DUT，激勵(lì)模塊又稱為 testbench或 test fixture。 /* The list logic selects input ”a” when sel = 0 and it selects ”b” when sel = 1. */ not (sel_, sel)。缺省為 10進(jìn)制 value： 是所選數(shù)基內(nèi)任意有效數(shù)字，包括 X、 Z。整數(shù)表示為： – 數(shù)字中（ _）忽略，便于查看 – 沒有定義大小 (size)整數(shù)缺省為 32位 – 缺省數(shù)基為十進(jìn)制 – 數(shù)基 (base)和數(shù)字 (16進(jìn)制 )中的字母無大小寫之分 – 當(dāng)數(shù)值 value大于指定的大小時(shí)，截去高位。 and and1 (a1, a, sel_)。 and and1( a1, a, \~sel )。如： \~sel \busa+ index \{A,B} top.\ 3inst .1 // 在層次化名字中轉(zhuǎn)義符 轉(zhuǎn)義標(biāo)識(shí)符必須以空格結(jié)束 語(yǔ)言專用標(biāo)記 ( tokens) 系統(tǒng)任務(wù)及函數(shù) $identifier ? $符號(hào)指示這是系統(tǒng)任務(wù)和函數(shù) ? 系統(tǒng)函數(shù)有很多，如： – 返回當(dāng)前仿真時(shí)間 $time – 顯示 /監(jiān)視信號(hào)值 ($display, $monitor) – 停止仿真 $stop – 結(jié)束仿真 $finish $monitor($time, “a = %b, b = %h”, a, b)。 and 2 and2( b1, b, sel)。 and `and_delay and1( a1, a, sel_)。 可以是相對(duì)路徑或絕對(duì)路徑 Timescale ? `timescale 說明時(shí)間單位及精度 格式： `timescale time_unit / time_precision 如： `timescale 1 ns / 100 ps time_unit: 延時(shí)或時(shí)間的測(cè)量單位 time_precision: 延時(shí)值超出精度要先舍入后使用 ? `timescale必須在模塊之前出現(xiàn) `timescale 1 ns / 10 ps // All time units are in multiples of 1 nanosecond module MUX2_1 (out, a, b, sel)。 – precision是仿真器的仿真時(shí)間步。 not (. . .) // or 12 STUs (rounded off) . . . endmodule 復(fù)習(xí) 1. Verilog中的空白符總是忽略的嗎？ 2. 在源代碼中插入注釋有哪兩種方法？ 3. 整數(shù)常數(shù)的尺寸如何指定？缺省的尺寸及數(shù)基是多少？ 4. 設(shè)置的編譯指導(dǎo)如何解除？ 5. 編譯指導(dǎo)影響全局嗎？ 6. 在仿真時(shí)為什么要用接近實(shí)際的最大 timescale精度？ 1. 是的。