【正文】 a1, b1)。 wire sel_, a1, b1。 DUT 被測器件 (device under test) module MUX2_1 (out, a, b, sel)。 模塊實例化 (module instances) 一個完整的簡單例子 test fixture ? 被測試器件 DUT是一個二選一多路器。實例名是每個對象唯一的標記，通過這個標記可以查看每個實例的內(nèi)部。 DFF d3 (d[ 3], clk, clr, q[ 3], qb[ 3])。 input clk, clr。 module是層次化設計的基本構(gòu)件 邏輯描述放在module內(nèi)部 語言的主要特點 —模塊端口 (module ports) 端口在模塊名字后的括號中列出 端口可以說明為input, output及inout 端口等價于硬件的引腳 (pin) ? 注意模塊的名稱 DFF，端口列表及說明 ? 模塊通過端口與外部通信 語言的主要特點 模塊實例化 (module instances) module DFF (d, clk, clr, q, qb)。 3. NC Verilog希望支持 IEEE 1364 LRM規(guī)范全集。 node參數(shù)缺省值為指定范圍的所有輸入、輸出及輸入輸出。 觀測當前范圍所有節(jié)點 ? $shm_probe(alu, adder)。 用 $shm_probe設置信號探針 在 $shm_probe中使用 scope/node對作為參數(shù)。 用戶可以用 $shm_系統(tǒng)任務打開一個 SHM數(shù)據(jù)庫，設置信號探針并將結(jié)果保存到數(shù)據(jù)庫中。 關閉仿真庫 將仿真數(shù)據(jù)庫寫到磁盤 例子： initial begin $shm_open(“”)。同時只能打開一個庫寫入。 ? Groups Pane列出用戶建立的波形組 ? Waveforms Region顯示加入信號的波形 ? Names Pane在波形的左邊顯示信號名。 ? Tool Bar中的按鈕有： copy, cut, paste, undo, delete, zoom, create marker, expand buses, launch the Design Brower等等。 或 signalscan 數(shù)據(jù)庫文件名 amp。缺省時只重新編譯修改過的文件。用 +access+args打開操作，+accessargs關掉操作。 NC Verilog為編譯的元件及其它文件建立一個庫結(jié)構(gòu)。用戶可依據(jù)下列標準進行設計： ? IEEE13641995 Verilog語言參考手冊 ? OVI Verilog語言參考手冊，但不支持： ? Attributes: Verilog描述中對象的屬性。 ? NC Verilog仿真器對源代碼采用增量編譯方式，減少了編譯時間。省略這個手工過程的方法是直接對設計進行仿真，這將自動地對修改過的模塊進行重新編譯。核調(diào)入設計的數(shù)據(jù)結(jié)構(gòu)，構(gòu)造事件序列（時輪），調(diào)度并執(zhí)行事件的機器碼。 – ncelab按照設計指示構(gòu)造設計的數(shù)據(jù)結(jié)構(gòu)，產(chǎn)生可執(zhí)行代碼。這些加速算法包括 Turbo算法，XL算法及 SwitchXL算法。 每次重新啟動 VerilogXL，將重復上述步驟。 Versus 交互式編譯仿真器 ? VerilogXL是一個交互式仿真器，過程如下： 1. 讀入 Verilog描述，進行語義語法檢查，處理編譯指導(piler directive) 2. 在內(nèi)存中將設計編譯為中間格式，將所有模塊和實例組裝成層次結(jié)構(gòu) (設計數(shù)據(jù)結(jié)構(gòu) )。這些值延著設計層次傳播。但實際上受硬件及軟件的限制。 ? 只有當前時間片中所有事件都處理完成后，時間才能向前。仿真器響應輸入引腳上的事件，并將值在電路中向前傳播。建模時可采用門級和 RTL級混合描述，在開發(fā) testfixture時可以采用行為級描述。 and 1 u2 (sela, a, nsl)。 module twomux (out, a, b, sl)。 – 用戶可以定義自己的基本單元 UDP(User Defined Privitives) – 綜合產(chǎn)生的結(jié)果網(wǎng)表通常是結(jié)構(gòu)級的。 RTL模型中數(shù)據(jù)流都是基于時鐘的。 endmodule 這個行為級 RTL描述不處理 X和 Z狀態(tài)輸入，并且沒有延時。 output out。在本教程中的結(jié)構(gòu)級描述部分將對結(jié)構(gòu)級 (門級 )描述進行更詳細的說明。 ? RTL級 /功能級 – 用功能塊內(nèi)部或功能塊之間的數(shù)據(jù)流和控制信號描述系統(tǒng) – 基于一個已定義的時鐘的周期來定義系統(tǒng)模型 ? 結(jié)構(gòu)級 /門級 – 用基本單元 (primitive)或低層元件 (ponent)的連接來描述系統(tǒng)以得到更高的精確性，特別是時序方面。 ? 1995年制定了 Verilog HDL的 IEEE標準，即 IEEE1364。 Phi Moorby后來成為 VerilogXL的主要設計者和Cadence公司的第一個合伙人。 ? 自頂向下的設計流程 ：一種設計方法，先用高抽象級構(gòu)造系統(tǒng)，然后再設計下層單元 ? RTL級 ：寄存器傳輸級 (Register Transfer Level)，用于設計的可綜合的一種抽象級 ? Tcl： Tool mand Language, 向交互程序輸入命令的描述語言 什么是硬件描述語言 HDL ? 具有特殊結(jié)構(gòu)能夠?qū)τ布壿嬰娐返墓δ苓M行描述的一種高級編程語言 ? 這種特殊結(jié)構(gòu)能夠： – 描述電路的連接 – 描述電路的功能 – 在不同抽象級上描述電路 – 描述電路的時序 – 表達具有并行性 ? HDL主要有兩種： Verilog和 VHDL – Verilog起源于 C語言，因此非常類似于 C語言，容易掌握 – VHDL起源于 ADA語言，格式嚴謹，不易學習。 數(shù)字集成電路設計入門 從 HDL到版圖 于敦山 北大微電子學系 課程內(nèi)容 (一 ) ? 介紹 Verilog HDL, 內(nèi)容包括： – Verilog應用 – Verilog語言的構(gòu)成元素 – 結(jié)構(gòu)級描述及仿真 – 行為級描述及仿真 – 延時的特點及說明 – 介紹 Verilog testbench ? 激勵和控制和描述 ? 結(jié)果的產(chǎn)生及驗證 – 任務 task及函數(shù) function – 用戶定義的基本單元 (primitive) – 可綜合的 Verilog描述風格 課程內(nèi)容 (二 ) ? 介紹 Cadence Verilog仿真器 , 內(nèi)容包括： – 設計的編譯及仿真 – 源庫 (source libraries)的使用 – 用 VerilogXL命令行界面進行調(diào)試 – 用 NC Verilog Tcl界面進行調(diào)試 – 圖形用戶界面 (GUI)調(diào)試 – 延時的計算及反標注 (annotation) – 性能仿真描述 – 如何使用 NC Verilog仿真器進行編譯及仿真 – 如何將設計環(huán)境傳送給 NC Verilog – 周期 (cycle)仿真 課程內(nèi)容 (三 ) ? 邏輯綜合的介紹 – 簡介 – 設計對象 – 靜態(tài)時序分析 (STA) – design analyzer環(huán)境 – 可綜合的 HDL編碼風格 ? 可綜合的 Verilog HDL – Verilog HDL中的一些竅門 – Designware庫 – 綜合劃分 ? 實驗 (1) 課程內(nèi)容 (四 ) ? 設計約束（ Constraint） – 設置設計環(huán)境 – 設置設計約束 ? 設計優(yōu)化 – 設計編譯 – FSM的優(yōu)化 ? 產(chǎn)生并分析報告 ? 實驗 (2) 課程內(nèi)容 (五 ) ? 自動布局布線工具 (Silicon Ensemble)簡介 課程安排 ? 共 54學時 (18) ? 講課， 27學時 – Verilog (5) – Synthesis (3) – Place amp。Moorby，劉明業(yè)等譯， 第二章 Verilog 應用 ? 學習內(nèi)容 – 使用 HDL設計的先進性 – Verilog的主要用途 – Verilog的歷史 – 如何從抽象級 (levels of abstraction)理解 ? 電路設計 ? Verilog描述 術語定義 (terms and definitions) ? 硬件描述語言 HDL：描述電路硬件及時序的一種編程語言 ? 仿真器 ：讀入 HDL并進行解釋及執(zhí)行的一種軟件 ? 抽象級 ：描述風格的詳細程度，如行為級和門級 ? ASIC：專用集成電路 (Application Specific Integrated Circuit) ? ASIC Vender：芯片制造商，開發(fā)并提供單元庫 ? 自下而上的設計流程 ：一種先構(gòu)建底層單元，然后由底層單元構(gòu)造更大的系統(tǒng)的設計方法 。 為什么使用 HDL ? 使用 HDL描述設計具有下列優(yōu)點： – 設計在高層次進行，與具體實現(xiàn)無關 – 設計開發(fā)更加容易 – 早在設計期間就能發(fā)現(xiàn)問題 – 能夠自動的將高級描述映射到具體工藝實現(xiàn) – 在具體實現(xiàn)時才做出某些決定 ? HDL具有更大的靈活性 – 可重用 – 可以選擇工具及生產(chǎn)廠 ? HDL能夠利用先進的軟件 – 更快的輸入 – 易于管理 Verilog的歷史 ? Verilog HDL是在 1983年由 GDA(GateWay Design Automation)公司的Phil Moorby所創(chuàng)。 ? 1990年， Cadence公司收購了 GDA公司 ? 1991年， Cadence公司公開發(fā)表 Verilog語言，成立了 OVI(Open Verilog International)組織來負責 Verilog HDL語言的發(fā)展。這些抽象的級別包括： 系統(tǒng)說明 設計文檔 /算法描述 RTL/功能級 Verilog 門級 /結(jié)構(gòu)級 Verilog 版圖 /物理級 幾何圖形 行為綜合 綜合前仿真 邏輯綜合 綜合后仿真 版圖 抽象級 (Levels of Abstraction) ? 在抽象級上需要進行折衷 系統(tǒng)說明 設計文檔 /算術描述 RTL/功能級 Verilog 門級 /結(jié)構(gòu)級 Verilog 版圖 /物理級 幾何圖形 詳細程度 低 高 輸入 /仿真速度 高 低 抽象級 (Levels of Abstraction) Verilog可以在三種抽象級上進行描述 ? 行為級 – 用功能塊之間的數(shù)據(jù)流對系統(tǒng)進行描述 – 在需要時在函數(shù)塊之間進行調(diào)度賦值。 – 用于綜合的庫中的大多數(shù)單元采用結(jié)構(gòu)級描述。 input a, b, sel。 else out = b。所有行為級結(jié)構(gòu)在 testbench描述中都可以采用。 結(jié)構(gòu)級描述 ? 結(jié)構(gòu)級 Verilog適合開發(fā)小規(guī)模元件，如 ASIC和 FPGA的單元 – Verilog內(nèi)部帶有描述基本邏輯功能