【正文】 244FH e r e i t i s a s s um e d t hat Rp = Rn 靜態(tài) CMOS電路 FET尺寸確定 :實例 2 OUT = D + A ? (B + C) 28 鏡像電路 定義 ? 什么是鏡像電路？ ? 電路的 nFET和 pFET部分具有相同的拓撲結(jié)構(gòu) ? nFET和 pFET部分的晶體管尺寸可以有不同，以便使電特性對稱 29 鏡像電路 實現(xiàn) XOR的鏡像電路 (1) 電路對稱 版圖結(jié)構(gòu)對稱 30 開關(guān)模型 pppo u tpprRCRCt???)2(??nnno u tnnfRCRCt???)2(?? 鏡像電路 實現(xiàn) XOR的鏡像電路 (2) 31 鏡像電路： 2個 pFET對 Cp有貢獻， tr較小 AOI電路： 4個 pFET對 Cp有貢獻， tr較大 鏡像電路 實現(xiàn) XOR的鏡像電路 (3) 32 鏡像電路 實現(xiàn) XNOR的鏡像電路 鏡像電路實現(xiàn) AOI電路實現(xiàn) b a 33 準 nMOS電路 有比邏輯 VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNRes istiv e Dep letio nLoadPM OSLoad(a) resi stiv e loa d (b) de ple tion loa d NM OS (c) ps eu do NM OSVT 0G oa l : t o r e d u c e t h e n u m b e r of d e vi c e s ov e r c om p l e m e n t ar y CM O S電阻負載 有源負載 如何減少靜態(tài) CMOS中的晶體管數(shù)？ 準 NMOS CMOS實現(xiàn)低功耗和全軌輸出的代價是有一半的 FET屬于冗余管，因此占用芯片面積比 nMOS和 pMOS電路大，采用有比邏輯是試圖找到一種折中方案 34 準 nMOS電路 電阻負載 V DD V SS PDN In 1 In 2 In 3 F R L ? 由 N個晶體管和 1個負載電阻構(gòu)成 ? 邏輯擺幅為 VOH =VDD VOL=RPN/(RPN+RL) ? 直流與瞬態(tài)響應(yīng)不對稱 ? 存在靜態(tài)功耗 ? 傳播延遲為 tpL= VOL要求 RL大，而延遲要求 RL小 35 準 nMOS電路 準 nMOS結(jié)構(gòu) 永遠導通p F E T?? DDSGp VVDDV將輸出電平上拉到開關(guān)開路陣列截止p F E Tn F E T??較大導通，但因平將輸出電平下拉到低電開關(guān)短路陣列導通OLVVp F E T,n F E Tn F E TOL??為負載個邏輯電路用 p FE T1 n M O S36 準 nMOS電路 準 nMOS反相器 :輸出低電平 OLoutDDin VVVV ???非飽和飽和， nF E TpF E T飽和）非飽和）＝ (( DpDn II? ? ? ?22 ||2)(22 TpDDpOLOLTnDDn VVVVVV ??? ?? ＋22 |)|()()( TnDDnpTnDDTnDDOL VVVVVVV ?????? ????pnOLV ??，就要要G S S G D D 準 nMOS的 VOL與何種因素有關(guān)？ 37 準 nMOS電路 準 nMOS反相器 :實例 239。1 第 7章 組合邏輯電路 P90 集成電路設(shè)計系列 2 本章概要 ? 概述 ? 靜態(tài) CMOS電路 ? 鏡像電路 ? C2MOS ? 準 nMOS電路 ? 動態(tài) CMOS電路 ? 多米諾邏輯 ? 雙軌邏輯電路 ? CMOS邏輯電路的比較 ? 多路選擇器 ? 二進制譯碼器 ? 優(yōu)先權(quán)譯碼器 3 本章參考書 ? John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley amp。239。用 PMOS管亦能構(gòu)成動態(tài) CMOS電路，但速度較慢 61 CBAf ???M p M e V DD ? Out ? A B C 靜態(tài) CMOS實現(xiàn) 動態(tài) CMOS實現(xiàn) C L KCBAC L KO u t ????? )( 動態(tài) CMOS電路 實例 :AOI門 62 動態(tài) CMOS電路 與靜態(tài) CMOS的比較 ? 與靜態(tài) CMOS相同之處 ? 全邏輯擺幅，無比邏輯 ? 下拉網(wǎng)絡(luò)由 nMOS邏輯鏈構(gòu)成，構(gòu)成方式與靜態(tài) CMOS相同 ? 無靜態(tài)功耗 ? 與靜態(tài) CMOS不同之處 ? 晶體管數(shù)少：只需 N＋ 2個 FET，而靜態(tài) CMOS需 2N個 FET ? 開關(guān)速度快：晶體管數(shù)少，無低至高延遲時間，負載電容小，無短路電流 ? 噪聲容限小： VM、 VIH、 VIL均近似等于 VTn，而靜態(tài) CMOS近似等于 VDD/2 ? 動態(tài)功耗較大：時鐘電路消耗功率較大 （ 負載電容大 ， 翻轉(zhuǎn)頻度高 ） ， 預(yù)充電過程需消耗電流 ? 需要時鐘控制信號 ? 需要保持輸出高電平：電荷泄漏、電荷分享、背柵耦合、時鐘反饋等問題使輸出高電平保持時間有限 63 動態(tài) CMOS電路 實例 :NAND4(1) 預(yù)充電至高電平 SPICE仿真結(jié)果：計算條件為當 CLK=1時，所有的 in=1 尺寸放大可減少 tpre，但會增加時鐘負載 64 動態(tài) CMOS電路 實例 :NAND4(2) 4輸入動態(tài) CMOS的 DC和 AC參數(shù) 全邏輯擺幅 低噪聲容限 低至高延時為 0 預(yù)充電需要時間 65 動態(tài) CMOS電路 輸入毛刺對輸出的影響 圖 ，所有 In聯(lián)到一起 假定輸入出現(xiàn) 0→VG的毛刺 求值時間很短時，輸入毛刺會影響輸出電平，即輸入毛刺電壓越大，輸出電平越小 GVoutV66 動態(tài) CMOS電路 版圖 :NAND3 cbaf ???Φ控制門加入→nFET尺寸 ↑ →t f↑ 67 動態(tài) CMOS電路 版圖 :NAND4 68 動態(tài) CMOS電路 信號完整性問題 ? 電荷泄漏 ? 電荷分享 ? 電容耦合 ? 互連串擾 ? 少子電荷注入 ? 電源噪聲 69 動態(tài) CMOS電路 電荷泄漏 :問題 亞閾區(qū)漏電 漏 pn結(jié)漏電 m i n/101ftfTtVVVVAC L Khho u to u tDDo u t?????????時鐘頻率）于時鐘周期（保持高電平的時間應(yīng)大逐漸衰減隨時間漏電流應(yīng)保持不變。 113 CMOS邏輯電路比較 優(yōu)缺點 實現(xiàn)電路 優(yōu)點 缺點 靜態(tài) CMOS 穩(wěn)定性好，噪聲容限高，適合EDA設(shè)計 晶體管數(shù)多，大扇入時面積大 準 nMOS 電路簡單，晶體管數(shù)少 噪聲容限小，有靜態(tài)功耗，有比邏輯 動態(tài) CMOS 速度快，面積小 定時刷新對電路最低頻率有限制，存在電荷泄漏等寄生效應(yīng) 114 本章作業(yè) ? 課本 272頁 ， ， ， 115 多路選擇器 2選 1 MUX:功能描述 符號 選擇端 輸出端 輸入端 spspf ???? 10邏輯表達式 行為描述 116 NAND2實現(xiàn) 傳輸門實現(xiàn) 傳輸管實現(xiàn) 16個 FET 8個 FET,但寄生電容 、 電阻大 → 延遲大 8個 FET， 版圖布線面積小 ， 需在輸出端加非門把輸出高電平從 VDDVTn恢復到 VDD 多路選擇器 2選 1 MUX:電路實現(xiàn) 117 符號 選擇端 輸出端 輸入端 013012022010 sspsspsspsspf ????????????邏輯表達式 行為描述 多路選擇器 4選 1 MUX:功能描述 118 門級描述 門級實現(xiàn)（基于 NAND） 多路選擇器 4選 1 MUX:門級實現(xiàn) 119 管級描述 nMOS管級實現(xiàn) W0 W1 W2 W3 W_O W_x 多路選擇器 4選 1 MUX:管級實現(xiàn) 120 nMOS版圖 nMOS電路圖 多路選擇器 4選 1 MUX:物理版圖 121 多路選擇器 4選 1 MUX:CMOS實現(xiàn) 122 位級實現(xiàn) 符號 行為描述 多路選擇器 8bit 2選 1 MUX:邏輯 123 用 8個 1bit 2:1MUX構(gòu)成 1個 8bit2:1MUX 多路選擇器 8bit 2選 1 MUX:版圖 124 n:m MUX：通過 m位選擇字 ， 將 n個輸入中的一個選送到輸出 f )(l o g2 2 nmn m ?? 多路選擇器 n:m 數(shù)據(jù)選擇器 125 規(guī)律 VLSI部件的描述與實現(xiàn) ? VLSI部件的表征方法 ? 圖形描述：電路符號 → 邏輯圖 → 電路圖 → 版圖 ? 功能符號：邏輯表達式，真值表，卡諾圖 ? HDL描述：行為級，門級（結(jié)構(gòu)級之一），管級（結(jié)構(gòu)級之二） ? VLSI部件實現(xiàn)的多樣性 ? 同一邏輯功能可以用不同的邏輯門組合來實現(xiàn) ? 同一個邏輯門組合可以用不同的管級電路來實現(xiàn) ? 同一個管級電路可以用不同的物理版圖來實現(xiàn) 126 二進制譯碼器 2/4譯碼器 :定義 高電平有效 低電平有效 符號 真值表 由 2個輸入 s s0的值來確定 4個輸出 d0~d1中哪一個處于高電平或低電平 127 高電平有效 低電平有效 邏輯表達式 行為描述 二進制譯碼器