【正文】 setall解除 5. 編譯指導(dǎo)是全局的。 ? 如果沒(méi)有 timescale說(shuō)明將使用缺省值，一般是 ns。 not 1 not1( sel_, sel)。 endmodule 定義 not_delay 使用 not_delay 文本替換 (substitution) ? 解除定義的宏，使用 `undef macro_name ? 使用編譯指導(dǎo) `define，可以 – 提高描述的可讀性 – 定義全局設(shè)計(jì)參數(shù)，如延時(shí)和矢量的位數(shù)?？商岣呙枋龅目勺x性。 module MUX2_ 1 (out, a, b, sel) 。 endmodule ? 使用轉(zhuǎn)義符可能會(huì)產(chǎn)生一些問(wèn)題，并且不是所有工具都支持。 endmodule Verilog標(biāo)識(shí)符 標(biāo)識(shí)符 (identifiers) ? 有效標(biāo)識(shí)符舉例： shift_reg_a busa_index _bus3 ? 無(wú)效標(biāo)識(shí)符舉例： 34 // 開(kāi)頭不是字母或“ _” a*b_ // 包含了非字母或數(shù)字， “ $” “_” n238 //包含了非字母或數(shù)字， “ $” “_” ? Verilog區(qū)分大小寫(xiě)，所有 Verilog關(guān)鍵詞使用小寫(xiě)字母。 Verilog沒(méi)有字符串?dāng)?shù)據(jù)類(lèi)型 字符串（ string) 轉(zhuǎn)義符及格式符將在驗(yàn)證支持部分討論 格式符 %h %o %d %b %c %s %v %m %t hex oct dec bin ACSII string strength module time 轉(zhuǎn)義符 \t \n \\ \‖ \13 digit octal number tab 換行 反斜杠 雙引號(hào) ASCII representation of above 格式符 %0d表示沒(méi)有前導(dǎo) 0的十進(jìn)制數(shù) 標(biāo)識(shí)符 (identifiers) ? 標(biāo)識(shí)符是用戶在描述時(shí)給 Verilog對(duì)象起的名字 ? 標(biāo)識(shí)符必須以字母 (az, AZ)或 ( _ )開(kāi)頭，后面可以是字母、數(shù)字、 ( $ )或( _ )。H83a unsized hexadecimal (zero extended to 32 bits) 839。 endmodule 格式自由 使用空白符提高可讀性及代碼組織。 5. $monitor語(yǔ)句以文本格式顯示仿真結(jié)果 第五章 Verilog的詞匯約定 (Lexical convention) 1. 理解 Verilog中使用的詞匯約定 2. 認(rèn)識(shí)語(yǔ)言專(zhuān)用標(biāo)記 (tokens) 3. 學(xué)習(xí) timescale 學(xué)習(xí)內(nèi)容： 術(shù)語(yǔ)及定義 1. 空白符：空格、 tabs及換行 2. Identifier: 標(biāo)志符， Verilog中對(duì)象 (如模塊或端口 )的名字 3. Lexical: 語(yǔ)言中的字或詞匯，或與其相關(guān)。 用下面的代碼可以代替前面 test fixture的 $monitor命令 : initial begin $dumpfile (“verilog. dump”)。 1 $dumpvars (0, )。 VCD數(shù)據(jù)庫(kù)是仿真過(guò)程中數(shù)據(jù)信號(hào)變化的記錄。 打開(kāi)一個(gè) VCD數(shù)據(jù)庫(kù)用于記錄 選擇要記錄的信號(hào) 將 VCD數(shù)據(jù)保存到磁盤(pán) 停止記錄 重新開(kāi)始記錄 限制 VCD文件的大小 (以字節(jié)為單位） 記錄所有指定的信號(hào)值 VCD數(shù)據(jù)庫(kù) ? 用戶可以用 $dump*系統(tǒng)任務(wù)打開(kāi)一個(gè)數(shù)據(jù)庫(kù)，保存信號(hào)并控制信號(hào)的保存。大多數(shù)波形顯示工具支持 VCD格式。 sel = 0。 5 $finish。 // MUX instance MUX2_1 mux (out, a, b, sel)。 ? $monitor 在 時(shí)間單位 末，若參數(shù)列表中的參數(shù)值發(fā)生變化則顯示所列參數(shù)的值。 ? $finish是結(jié)束仿真的系統(tǒng)任務(wù)。 5 b = 0。 test fixture的激勵(lì)信號(hào)在一個(gè)過(guò)程語(yǔ)句中描述。模塊的實(shí)現(xiàn)可以是行為級(jí)也可以是門(mén)級(jí)，但并不影響高層次模塊對(duì)它的使用。 and (a1, a, sel_)。 ? Test fixture使用行為級(jí)描述， DUT采用門(mén)級(jí)描述。 ? 在上面的例子中， REG4有模塊 DFF的四個(gè)實(shí)例。 output [3: 0] q, qb。實(shí)際上仿真器串行處理給定時(shí)間片內(nèi)的事件，但理論上它們都是在同一時(shí)間片內(nèi)發(fā)生的。例如： ? $shm_probe( )。 end SHM：波形數(shù)據(jù)庫(kù) 仿真歷史管理器 (Simulation History Manager， SHM)數(shù)據(jù)庫(kù)記錄用戶的設(shè)計(jì)在仿真時(shí)數(shù)據(jù)信號(hào)的變化。使用下面的系統(tǒng)任務(wù)可以對(duì) SHM數(shù)據(jù)庫(kù)進(jìn)行操作： 系統(tǒng)任務(wù) 描述 $shm_open(―‖)。若啟動(dòng)幾個(gè) SignalScan窗口它們將順序編號(hào)。使用 +linedebug可以打開(kāi) R、 W、 C，同時(shí)可對(duì)源文件行進(jìn)行操作，如在行上設(shè)置一斷點(diǎn)。 啟動(dòng) VerilogXL ? 在命令窗口啟動(dòng) VerilogXL: verilog [verilogxl_options] design_files ? 沒(méi)有 option啟動(dòng)的例子 verilog ? 使用 – c選項(xiàng)只對(duì)設(shè)計(jì)進(jìn)行語(yǔ)法和連接檢查 verilog – c ? 使用 f選項(xiàng)指定一個(gè)包含命令行參數(shù)的文件 verilog –f VerilogXL將所有終端輸出保存到名為 c 啟動(dòng) NC Verilog ? 雖然 NC Verilog仿真過(guò)程包括三個(gè)分立的步驟 (ncvlog, ncelab, ncsim)，但仿真時(shí)不需要三個(gè)命令，可以用帶有命令行參數(shù)的 ncverilog命令啟動(dòng) NC Verilog: ncverilog [ncverilog_options] verilogxl_arguments Examples: ? ncverilog ? ncverilog –c ? ncverilog –f NC Verilog將所有終端輸出保存到名為 c NC Verilog有什么不同？ ? 除 +gui、 q和 s這些只影響運(yùn)行時(shí)間的參數(shù)外，其它任何命令行參數(shù)的改變將使設(shè)計(jì)重新編譯、 elaborate及仿真。 NC Verilog全編譯仿真 ? NC Verilog是最近才開(kāi)發(fā)的，但其對(duì)描述的仿真與 VerilogXL完全相同 ? NC Verilog仿真器用同一個(gè)核 (kernel)對(duì)所有抽象級(jí)進(jìn)行混合仿真，也就是說(shuō)用戶可以采用各種不同抽象級(jí)混合設(shè)計(jì)。產(chǎn)生中間數(shù)據(jù)。 Versus 交互式編譯仿真 ? VerilogXL仿真器是與 Verilog HDL同時(shí)開(kāi)發(fā)的，因此它成為 Verilog HDL仿真器的事實(shí)上的標(biāo)準(zhǔn)。這些賦值可產(chǎn)生在時(shí)間0或其后時(shí)間的事件。只有時(shí)間 0的事件處理完后才能進(jìn)入下一時(shí)片。 ? Verilog適用于各種抽象級(jí)模型的開(kāi)發(fā)及驗(yàn)證 第三章 Cadence仿真器 ? 學(xué)習(xí)內(nèi)容 – 邏輯仿真算法 – 如何啟動(dòng) VerilogXL和 NC Verilog仿真器 – 如何顯示波形 仿真算法 ? 主要有三種仿真算法 – 基于時(shí)間的 (SPICE仿真器 ) – 基于事件的 (VerilogXL和 NC Verilog仿真器 ) – 基于周期的 (cycle) 仿真算法 ? 基于時(shí)間的算法用于處理連續(xù)的時(shí)間及變量 – 在每一個(gè)時(shí)間點(diǎn)對(duì)所有電路元件進(jìn)行計(jì)算 – 效率低。 output out。 RTL級(jí)描述是行為級(jí) Verilog的子集。 always ( sel or a or b) if (! sel) out = a。 – 在綜合前將各功能模塊進(jìn)行 RTL級(jí)描述。 ? 1986年， Moorby提出了用于快速門(mén)級(jí)仿真的 XL算法。Route (1) ? 考試， 3學(xué)時(shí) 參考書(shū)目 ? Cadence Verilog Language and Simulation ? VerilogXL Simulation with Synthesis ? Envisia Ambit Synthesis ? 《 硬件描述語(yǔ)言 Verilog》 清華大學(xué)出版社， Thomas amp。 – VHDL出現(xiàn)較晚，但標(biāo)準(zhǔn)化早。 Verilog的用途 ? Verilog的主要應(yīng)用包括： – ASIC和 FPGA工程師編寫(xiě)可綜合的 RTL代碼 – 高抽象級(jí)系統(tǒng)仿真進(jìn)行系統(tǒng)結(jié)構(gòu)開(kāi)發(fā) – 測(cè)試工程師用于編寫(xiě)各種層次的測(cè)試程序 – 用于 ASIC和 FPGA單元或更高層次的模塊的模型開(kāi)發(fā) 抽象級(jí) (Levels of Abstraction) ? Verilog既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述語(yǔ)言。 ? Verilog還有一定的晶體管級(jí)描述能力及算法級(jí)描述能力 行為級(jí)和 RTL級(jí) ? MUX的行為可以描述為：只要信號(hào) a或 b或 sel發(fā)生變化，如果 sel為 0則選擇 a輸出；否則選擇 b輸出。 在行為級(jí)模型中，邏輯功能描述采用高級(jí)語(yǔ)言結(jié)構(gòu)，如 , while,wait,if, case。用戶可以用結(jié)構(gòu)級(jí)描述粘接(glue)邏輯。 and 1 u3 (selb, b, sl)。 – 是應(yīng)用最為廣泛的仿真算法 – 效率高。 一個(gè)時(shí)間片的事件可引起新的事件，在當(dāng)前時(shí)片或以后 時(shí)間片 timeslice Cadence Verilog仿真器 ? VerilogXL和 NC Verilog仿真器都是基于事件算法的仿真器。源代碼中的每個(gè)元件都被重新表示并能在產(chǎn)生的數(shù)據(jù)結(jié)構(gòu) 找到。在后面的教程中將對(duì)這些算法進(jìn)行更為詳盡的介紹。有些事件可能消失 (從不執(zhí)行 )除非限制優(yōu)化過(guò)程。 ? 在交互模式下，可以使用 Tcl命令及其針對(duì) NC Verilog的擴(kuò)展命令來(lái)修改設(shè)計(jì)和控制仿真。增量編譯依賴于源文件、 SDF文件和命令行參數(shù)。只有當(dāng)庫(kù)可能被破壞時(shí)才這樣做。用戶可以自定義。 $shm_probe()。這些系統(tǒng)任務(wù)的功能除 $shm_probe外都非常直觀。 觀測(cè)實(shí)例 alu和 adder的所有端口 ? $shm_probe(―S‖, , ―AC‖)。目前主要還不支持實(shí)例陣列 (array of instances)。 DFF d0 (d[ 0], clk, clr, q[ 0], qb[ 0])。 ? 實(shí)例中端口的次序與模塊定義的次序相同。 // Port declarations output out。 endmodule 注釋行 已定義的 Verilog基本單元的實(shí)例 ? a, b, sel是輸入端口， out是輸出端口。 // Data type declaration // Instantiate modules // Apply stimulus // Display results endmodule 為什么沒(méi) 有端口？ 由于 testfixture是最頂層模塊，不會(huì)被其它模塊實(shí)例化。 wire out。 5