【正文】 有必要購入一些最新的EDA技術。EDA技術的應用廣泛，現(xiàn)在已涉及到各行各業(yè)。（４）ＶＨＤＬ是一個標準語言，為眾多的ＥＤＡ廠商支持，因此移植性好。如前所述，用行為方式描述的系統(tǒng)結(jié)構的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構的。由自上而下的設計過程可知，從總體行為設計開始到最終的邏輯綜合，每一步都要進行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設計中存在的問題，從而可以大大縮短系統(tǒng)的設計周期。然后選擇FPGA或CPLD的有關參數(shù)，這些參數(shù)都是根據(jù)目標芯片來選擇的。（7） 鎖定引腳引腳鎖定，如下圖操作：引腳的鎖定是根據(jù)不同的電路和不同功能來確定的，不是一層不變的。 通過上面的步驟分別下載到實驗箱中和FPGA中，驗證了在仿真中的結(jié)果是正確的。6. 各計數(shù)器的計數(shù)狀態(tài)用功能仿真的方法驗證，并通過有關波形確認電路設計是否正確。主要有三個開關以及三個限流電阻,電源構成。5）等待狀態(tài)模塊：等待信號作用時，該模塊可以記錄等待的時間，并產(chǎn)生等待計費的信號。時基集成電路555就是其中的一種。圖32 電纜它的作用是提供輸入信號。當按下WR按鈕后，進入等待狀態(tài)，再次按下，計費器又恢復行駛狀態(tài)，重復按此按鈕，重復以上功能。4）等待狀態(tài)模塊：等待信號作用時，該模塊可以記錄等待的時間，并產(chǎn)生等待計費的信號。USE 。139。 END IF。ENTITY BZ IS PORT(AJ:IN STD_LOGIC。 ELSE CNT:=CNT+39。（1）實物圖（2）等待狀態(tài)模塊的VHDL設計LIBRARY IEEE。ARCHITECTURE ONE OF DDZT ISBEGIN PROCESS(CLK,SS,DDBZ) VARIABLE Q1,Q0: STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 ELSE Q1:=Q1。 DDSJ(7 DOWNTO 4)=Q1。（1）實物圖（2）計程模塊的VHDL設計library ieee。 begin SW:=SSamp。139。 END IF。entity LCJFBZ is port(SS:in std_logic。 ELSE LCJFBZ=39。（1）實物圖（2）計費模塊的VHDL設計Library IEEE。 VARIABLE SOUT : std_logic_vector(11 downto 0)。039。139。END FUNCTION bcd_add8。 LC:IN std_logic_vector(7 downto 0)。039。)。039。039。039。（1）實體圖（2）譯碼模塊的VHDL設計library ieee。architecture one of YMQ isbeginprocess(din)begin case din(7 downto 4) is when 0000 =dout1=0000001。 when 1000 =dout1=0000000。 when 0100 =dout0=1001100。end process。 設計中需注意的問題(1)在一個進程中只允許一個信號上升沿作為觸發(fā)條件。使用CPLD可以用于復雜數(shù)字邏輯電路和系統(tǒng)的總體仿真、子系統(tǒng)仿真和具體電路綜合等各個設計階段。 致 謝在論文即將完成之際，謹向所有關心我的老師、同學和朋友表示衷心的感謝！本論文是在宋偉和朱幼蓮老師的悉心指導、鼓勵和支持下完成的。參考文獻[1] 汪金愛，劉達. EDA技術與CPLD應用. 今日電子，2004，[2] 朱彩蓮，楊洋. EDA技術的發(fā)展與應用. 萍鄉(xiāng)高等?？茖W校學報，2004，4[3] 孫鵬，陳景. 數(shù)字電子技術基礎與設計. 大連：大連理工大學出版社，.[4] 王長宏，陳朝陽，鄒雪城，應建華. VHDL設計實例及其仿真與綜合. 電子工程師，2001，11：[5] 趙立民，于海雁，胡慶，龐杰. 可編程邏輯器件與數(shù)字系統(tǒng)設計. 北京：機械工業(yè)出版社，. 4~5[6] 東方人華，王建坤. MAX+PLUS II入門與提高. 北京：清華大學出版社，[7] 陳慶文. 用VHDL 語言進行數(shù)字電路設計. 微波與衛(wèi)星通信，1996，4[8] 褚振勇，翁木云. CPLD設計及應用. 西安：西安電子科技大學出版社，.[9] 王文明. 應用軟件消除毛刺現(xiàn)象. 重慶工業(yè)高等專科學校學報. 2004，19（1）：49[10] 錢培怡，于德泳. 數(shù)字邏輯電路的描述及模塊化綜合方法. 系統(tǒng)工程與電子技術. 2002，24[11] 孫鵬，陳景. 數(shù)字電子技術基礎與設計. 大連：大連理工大學出版社，附錄1 元器件清單器件名稱及個數(shù)杜邦線47根555集成塊1個電阻10K2個1K4個470歐姆1個電容10uF1個1個20腳底座3個八腳底座1個穩(wěn)壓二極管3個發(fā)光二極管1個數(shù)碼管6個按鈕3個芯片F(xiàn)PGA附錄2。(2)詳細的講解了出租車計費控制系統(tǒng)的設計思路和步驟，并且給出了功能仿真的結(jié)果?？? 結(jié)EDA技術已經(jīng)成為電子設計的重要工具，并且應用于電子設計的各個方面。FY1:費用的十位FY0:費用的個位DDSJ1:等待時間的十位DDSJ0:等待時間的個位LC1:路程的十位LC0:路程的個位輸出的為七段碼考慮到仿真結(jié)果的明了，這里只給出未加譯碼器時的仿真，輸出為BCD碼。 when others =dout0=ZZZZZZZ。 when 0010 =dout0=0010010。 when 0110 =dout1=0100000。 dout0:out std_logic_vector(6 downto 0))。END ONE。 END IF。 END IF。039。 THEN FY1(11 DOWNTO 4):=(OTHERS=39。architecture ONE of JF is BEGIN PROCESS(SS,DN,LC,DDSJ,DDJFBZ,LCJFBZ) VARIABLE FY1 :STD_LOGIC_VECTOR(11 DOWNTO 0)。ENTITY JF is PORT( SS:IN STD_LOGIC。 end loop。 CI(i))。)。 VARIABLE SA,SB : type_bcdx4。從下圖可以看出LC大于3時，LCJFBZ置高電平。 OR (LC(7 DOWNTO 4)=0000 AND LC(3 DOWNTO 0)4) THEN LCJFBZ=39。use 。Q0=Q0+1。 ELSIF CLKS39。architecture one of JC is SIGNAL Q1,Q0:std_logic_vector(3 downto 0)。由于設計時只用兩個數(shù)碼管顯示，所以只能顯示到99，在程序中設置了讓等待時間到達99后變?yōu)?。 END IF。 ELSIF Q0=9 THEN Q1:=Q1+1。039。 DDSJ:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。END TWO。 AND AJ39。USE 。039。 BEGIN IF CLK039。（1）實物圖CLK0：輸入555脈沖信號FOUT：輸出脈沖（2）分頻器的VHDL設計LIBRARY IEEE。3)計程模塊：在等待信號未作用時，來一個時鐘脈沖信號，里程值加1。初始狀態(tài)為白天的計費規(guī)則，當按下DN后變?yōu)楹谝沟挠嬞M規(guī)則，再次按下重復以上規(guī)則。PC機和CPLD之間采用的是并行接口的通信方法，如圖32所示。555電路在數(shù)字系統(tǒng)中，為了使各部分在時間上協(xié)調(diào)動作，需要有一個統(tǒng)一的時間基準。4)計程模塊：在等待信號未作用時，來一個時鐘脈沖信號，里程值加1。作用：使PC機中編寫的VHDL語言的程序下載到CPLD芯片中，使電路實現(xiàn)所需的功能。4. 設計動態(tài)掃描電路：將車費、里程、等待時間動態(tài)的顯示出來。（8） 下載選擇Tools菜單下的Pr