【正文】 d : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) )。END COMPONENT。 in16 : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。SIGNAL en0 : STD_LOGIC。SIGNAL glge : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL min_h : STD_LOGIC_VECTOR(3 DOWNTO 0)。b2v_inst2 : dendaiGENERIC MAP(time_wait = 00000010 )PORT MAP(CLK_1HZ = CLK1HZ, CLK_500HZ = CLK500HZ, START = START, PUL = PUL, flag = flag, ff = t, hour_h = hour_h, hour_l = hour_l, min_h = min_h, min_l = min_l)。use 。 50MHz 系統(tǒng)時鐘50MHz reset:in std_logic。 signal t:std_logic_vector(19 downto 0)。039。 end if。 when 3。 t=t+1。139。architecture behave of ram_1602 is signal lcd1_1,lcd1_2,lcd1_3,lcd1_4,lcd1_5,lcd1_6,lcd1_7,lcd1_8:std_logic_vector(7 downto 0)。 按照不同的公里數(shù)，單價不一樣 glbai,glshi,glge:in integer range 0 to 10。END bdf_type。BEGIN b2v_inst : glPORT MAP(CLK_50M = CLK_50M, CP = CP, START = START, PUL = PUL, RESET = SYS_RESET, flag_3k = en0, flag_3_9k = en1, flag_9k = en2, flag_3_9km = flag_3_9, flag_9km = flag_9, glbai = glbai, glge = glge, glshi = glshi)。SIGNAL jijiao : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL flag_9 : STD_LOGIC。SIGNAL CLK1HZ : STD_LOGIC。END COMPONENT。 motoa : OUT STD_LOGIC。 flag_9km : IN STD_LOGIC。 sf_out : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。COMPONENT sfGENERIC (fei0 : STD_LOGIC_VECTOR(31 DOWNTO 0)。 PUL : IN STD_LOGIC。 lcd_rw : OUT STD_LOGIC。 jfge : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。COMPONENT ram_1602 PORT(clk_50M : IN STD_LOGIC。 flag_3_9k : OUT STD_LOGIC。 data : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 SYS_RESET : IN STD_LOGIC。其次，我要感謝我的同學(xué)們：嚴(yán)穎、胡園園、胡僑利等，感謝你們這大學(xué)二年里對我生活上、學(xué)習(xí)上的幫助。從當(dāng)前背著行囊獨自出大山來到這片陌生的天津，興奮激動的樣子我現(xiàn)在一想我還歷歷在目。計費(fèi)模塊花時間將近四天，所查閱的資料中我都一一進(jìn)行了測試，但是沒達(dá)到我預(yù)期的效果，其中一個是采用時鐘脈沖個數(shù)計費(fèi)方式給了我很大的啟發(fā)。在該模塊程序中，將不變的字符固定，同時將變化的字符位置進(jìn)行掃描周期為500Hz的動態(tài)掃描，以減小錯誤顯示的概率。SF 模塊仿真波形如圖518所示。 ELSIF en2=39。圖516 conv模塊仿真波形圖 SF模塊的實現(xiàn)SF 模塊如圖517所示。 thenout1=conv_std_logic_vector(tmp rem 10,4)。 end process che_9。 end process che_3_9。 end process den。下面給出計費(fèi)的關(guān)鍵代碼： fei_bcd=denfei+chefei_3_9+chefei_9+fei_base 。s1。 hour_h=39。 END IF。 IF s1=101 THEN s1=000。139。此IF語句得到en1使能信號 ELSE en1=39。m0=0000。139。key_set 模塊仿真波形如圖510所示。 dout3=dout2。int_div 模塊仿真波形如圖58所示。 END IF。 ELSE Counter=Counter+1。大于9KMEND one。flag_3km=39。 else 39。 when en0=39。flag_1k=39。039。039。 IF glcount(7 DOWNTO 4)=X5 THEN glcount(7 DOWNTO 4)=X0。039。 ELSIF glcount=000010010000 THEN en0=39。en2=39。039。輸入信號為時鐘信號 CLK_50M，脈沖信號CP，復(fù)位信號SYS_RESET，按鍵開關(guān)KEY[2..0]，輸出信號為液晶顯示信號 lcd_rs，lcd_rw，lcd_e，data[7..0]，直流電機(jī)控制端 motoa，motob。當(dāng)PUL 為1時，開始記錄時間，并將時間送入 LCD 模塊。三個模塊有機(jī)地結(jié)合在一起，實現(xiàn)了基于FPGA的多功能計程車計價器的設(shè)計。在分層次的設(shè)計中，配置可以用來把特定的設(shè)計實體關(guān)聯(lián)到元件實例（Component），或把特定的結(jié)構(gòu)關(guān)聯(lián)到一個實體。l 支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。本次軟件設(shè)計語言采用VHDL。1：讀；0：寫。10%)V或接地。從LED的亮滅情況來直觀反應(yīng)CP電平狀態(tài)。情形二：當(dāng)MOTO_A=0，MOTO_B=1時，Q4導(dǎo)通，導(dǎo)致Q3導(dǎo)通，Q5導(dǎo)通后電流形成回路，同時Q2截止，Q1截止，Q6截止，而電流從B流向A，電機(jī)反轉(zhuǎn)，因為本電路電機(jī)為單向，故效果為不動。當(dāng)按鍵SW未按下時，KEY值輸出為高電平。系統(tǒng)FPGA配置電路的原理圖如圖46所示：圖45 系統(tǒng)復(fù)位電路圖圖46 系統(tǒng)FPGA配置電路圖 下載接口電路這是一種主串模式下FPGA的配置電路，通過AS接口來完成EPCS 芯片的編程下載，使用的下載電纜是ByteBlasterII。本系統(tǒng)時鐘接線如圖44所示：圖43 I/O電壓、內(nèi)核電壓連接圖圖44 系統(tǒng)時鐘接線圖復(fù)位電路由于系統(tǒng)在運(yùn)行中受到干擾后可能會出現(xiàn)CPU程序“跑飛”等異常，此時系統(tǒng)盲目運(yùn)行甚至出現(xiàn)死機(jī)現(xiàn)象，因此為確保系統(tǒng)穩(wěn)定可靠工作,復(fù)位電路是必不可少的一部分。FPGA芯片F(xiàn)PGA芯片采用Altera公司的Cyclone系列的EP1C3T144C8N，其I/，一個鎖相環(huán)，約3萬門、6萬RAM bit，144個引腳。(4) 計時精度： 1 秒； 計時范圍：1 小時。在汽車運(yùn)動的過程中，采用一個脈沖信號(計數(shù)脈沖)來實現(xiàn)路程的計數(shù)，該信號代替了實際的車行里程測速的脈沖信號，在剛開始LCD1602 顯示的是起始價；當(dāng)啟動/停止鍵使電平有偶次時，汽車停止前進(jìn)，同時停止發(fā)生脈沖，此時路程計數(shù)和等待時間計時停止；當(dāng)暫停鍵為低電平時，汽車暫停，計程脈沖失效，時間計數(shù)開始運(yùn)行，最后把等待時間也這算成車費(fèi)的一部分。基于對以上各個因素的考慮，決定采用以 FPGA 為核心，用 VHDL 編程來實現(xiàn)計價器的設(shè)計方法，實現(xiàn)出租車計價器的設(shè)計，提升設(shè)計的可行性。速度模塊計時模塊計程模塊計費(fèi)模塊總里程總費(fèi)用FPGA芯片里程脈沖復(fù)位信號 圖22 基于FPGA的出租車計費(fèi)系統(tǒng)總體框圖啟動/停止 采用FPGA設(shè)計，設(shè)計者只需用 HDL 語言完成系統(tǒng)功能的描述，借助 EDA 工具就可得到設(shè)計結(jié)果，將編譯后的代碼下載到目標(biāo)芯片就可在硬件上實現(xiàn)。總金額 顯示單價顯示單片機(jī)鍵盤控制啟動/清除開關(guān)里程傳感器串口顯示驅(qū)動電路鎖存器 圖21 基于單片機(jī)出租車計價器系統(tǒng)框圖 方案二：基于EDA的出租車計價器方案設(shè)計出租車計價器系統(tǒng)基于FPGA芯片，采用自頂向下設(shè)計方法。因此，所設(shè)計的計費(fèi)器不僅要能滿足不同地區(qū)的要求，而且計費(fèi)方式的調(diào)整也應(yīng)當(dāng)很方便。傳感器輸出的脈沖其脈沖寬度、占空比等參數(shù)都是可變的，使計價器與傳感器對號入座。目前出租車計價器存在的問題主要有：計價器作弊的問題。新型數(shù)據(jù)存儲器的應(yīng)用使得計價器的營運(yùn)數(shù)據(jù)在掉電情況下還可以保存10年。出租汽車計價器是一種專用的計量儀器，它安裝在出租汽車上，能連續(xù)累加，并指示出行程中任一時刻乘客應(yīng)付費(fèi)用的總數(shù)，其金額值是計程和計時時間的函數(shù)?，F(xiàn)今我國生產(chǎn)計價器的企業(yè)有上百家，主要是集中在北京，上海，沈陽和廣州等地。例如：(1)LED顯示功能，數(shù)碼管的使用讓計價器實現(xiàn)多屏顯示的功能，可同時顯示各項營運(yùn)數(shù)據(jù)，使乘客一目了然；(2)永久時鐘功能，在非營運(yùn)狀態(tài)下，日歷時鐘芯片的使用使計價器可以顯示永久時鐘；(3)存儲功能，可存儲多項營運(yùn)數(shù)據(jù)，便于查詢。但在實際運(yùn)營中，總有不少經(jīng)營者或乘客反映相同路徑，不同的出租車的收費(fèi)有較大的出入。 改進(jìn)的方法相對于計價器作弊的問題，改進(jìn)的方法：(1) 傳感器輸出編碼脈沖。本設(shè)計課題擬解決的問題：本課題采用 FPGA 芯片為核心，用較少的硬件和適當(dāng)?shù)能浖嗷ヅ浜现饕鉀Q以下問題：(1) 不同地區(qū)的計費(fèi)方式存在差異，即使同一地區(qū)，不同車型的出租車，其計費(fèi)方式也有差別；另一方面，出租車還面臨幾年一次的調(diào)價或調(diào)整計費(fèi)方式等問題。基于單片機(jī)的出租車計價器系統(tǒng)框圖如圖21所示。但這種設(shè)計外圍電路較多而時序?qū)崿F(xiàn)能力較弱，調(diào)試復(fù)雜，抗干擾能力差，特別對這種計程車的計價器需要長時間不間斷運(yùn)作的系統(tǒng)，由于主要是軟件運(yùn)作，容易出錯，造成系統(tǒng)不穩(wěn)定。采用 PLD 設(shè)計，將所有器件集成在一塊芯片上，體積大大減小的同時還提高了穩(wěn)定性，并且可應(yīng)用EDA軟件仿真，調(diào)試，易于進(jìn)行功能擴(kuò)展，外圍電路較少，采用硬件邏輯電路實現(xiàn)，其最大的優(yōu)點是穩(wěn)定性好，抗干擾能力強(qiáng)，非常適合作為計程車的計價器系統(tǒng)的控制核心。啟動/停止鍵為一脈沖信號，當(dāng)有電平發(fā)生變換時，表示該計費(fèi)系統(tǒng)已啟動。(3) 計程精度： 公里；計程范圍：~ 公里。本系統(tǒng)的FPGA核心模塊主要由FPGA芯片、電源、時鐘源、復(fù)位電路、FPGA配置電路及下載接口電路組成。在本系統(tǒng)中FPGA EP1C3T144C8N 提供4路時鐘供用戶使用，板載50M有源晶振，可以根據(jù)需要進(jìn)行PLL 定制，或者直接分頻處理。EPCS1擁有包括在系統(tǒng)可編程（ISP）、flash存儲器訪問接口、節(jié)省單板空間的小外形集成電路（SOIC）封裝等高級特征，成為Cyclone FPGA系列產(chǎn)品在大容量及價格敏感的應(yīng)用環(huán)境下的完美補(bǔ)充。四個電阻的功能均為上拉電阻。情形一：當(dāng)MOTO_A=1，MOTO_B=0時，Q1導(dǎo)通，導(dǎo)致Q2導(dǎo)通，Q6導(dǎo)通后電流形成回路，同時Q5截止，Q3截止，Q4截止，而電流從A流向B，電機(jī)正轉(zhuǎn)。當(dāng)發(fā)射管和接收管沒有物體遮擋時，則接收管阻值很小，故此時CP輸出為低電平。16x2字符型液晶顯示模塊（LCM）的引腳及功能如下：1腳（VDD/VSS）：電源5(1177。5腳（R/W）：讀/寫選擇。其中Verilog HDL比較簡單，在NIOS項目里運(yùn)用較多；而VHDL語言功能強(qiáng)大，學(xué)習(xí)起來有一定難度，在數(shù)字系統(tǒng)和通信系統(tǒng)設(shè)計中使用較多。l 使用期長，不會因工藝變化而使描述過時。配置語句一般用來描述層與層之間的連接關(guān)系以及實體與結(jié)構(gòu)之間的連接關(guān)系。(3) 最后一個譯碼顯示模塊作用在于把計程車的工作情況(等待時間、單價、價錢、行程數(shù))反饋給乘客。DENDAI 模塊：在汽車啟動后，當(dāng)遇到顧客等人、紅燈或堵車不能前進(jìn)時，出租車采用計時收費(fèi)的方式。 系統(tǒng)各功能模塊的實現(xiàn) CC2 頂層模塊的實現(xiàn) CC2模塊如圖53所示。下面列出GL 模塊的關(guān)鍵代碼：BEGIN IF RESET=39。039。039。 IF PUL=39。139。秒加1 en=39。en1=39。glge=glcount(3 downto 0)。139。139。039。 3KM~9KMflag_9km=en2 AND en。 Temp1=Not Temp1。IF falling_edge(CLK_50M) THEN IF Counter=N1/2 THEN Temp2=NOT Temp2。END。 dout2=dout1。key_e