【正文】 d : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) )。END COMPONENT。 in16 : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。SIGNAL en0 : STD_LOGIC。SIGNAL glge : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL min_h : STD_LOGIC_VECTOR(3 DOWNTO 0)。b2v_inst2 : dendaiGENERIC MAP(time_wait = 00000010 )PORT MAP(CLK_1HZ = CLK1HZ, CLK_500HZ = CLK500HZ, START = START, PUL = PUL, flag = flag, ff = t, hour_h = hour_h, hour_l = hour_l, min_h = min_h, min_l = min_l)。use 。 50MHz 系統(tǒng)時(shí)鐘50MHz reset:in std_logic。 signal t:std_logic_vector(19 downto 0)。039。 end if。 when 3。 t=t+1。139。architecture behave of ram_1602 is signal lcd1_1,lcd1_2,lcd1_3,lcd1_4,lcd1_5,lcd1_6,lcd1_7,lcd1_8:std_logic_vector(7 downto 0)。 按照不同的公里數(shù)，單價(jià)不一樣 glbai,glshi,glge:in integer range 0 to 10。END bdf_type。BEGIN b2v_inst : glPORT MAP(CLK_50M = CLK_50M, CP = CP, START = START, PUL = PUL, RESET = SYS_RESET, flag_3k = en0, flag_3_9k = en1, flag_9k = en2, flag_3_9km = flag_3_9, flag_9km = flag_9, glbai = glbai, glge = glge, glshi = glshi)。SIGNAL jijiao : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL flag_9 : STD_LOGIC。SIGNAL CLK1HZ : STD_LOGIC。END COMPONENT。 motoa : OUT STD_LOGIC。 flag_9km : IN STD_LOGIC。 sf_out : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。COMPONENT sfGENERIC (fei0 : STD_LOGIC_VECTOR(31 DOWNTO 0)。 PUL : IN STD_LOGIC。 lcd_rw : OUT STD_LOGIC。 jfge : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。COMPONENT ram_1602 PORT(clk_50M : IN STD_LOGIC。 flag_3_9k : OUT STD_LOGIC。 data : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 SYS_RESET : IN STD_LOGIC。其次，我要感謝我的同學(xué)們：嚴(yán)穎、胡園園、胡僑利等，感謝你們這大學(xué)二年里對(duì)我生活上、學(xué)習(xí)上的幫助。從當(dāng)前背著行囊獨(dú)自出大山來(lái)到這片陌生的天津，興奮激動(dòng)的樣子我現(xiàn)在一想我還歷歷在目。計(jì)費(fèi)模塊花時(shí)間將近四天，所查閱的資料中我都一一進(jìn)行了測(cè)試，但是沒(méi)達(dá)到我預(yù)期的效果，其中一個(gè)是采用時(shí)鐘脈沖個(gè)數(shù)計(jì)費(fèi)方式給了我很大的啟發(fā)。在該模塊程序中，將不變的字符固定，同時(shí)將變化的字符位置進(jìn)行掃描周期為500Hz的動(dòng)態(tài)掃描，以減小錯(cuò)誤顯示的概率。SF 模塊仿真波形如圖518所示。 ELSIF en2=39。圖516 conv模塊仿真波形圖 SF模塊的實(shí)現(xiàn)SF 模塊如圖517所示。 thenout1=conv_std_logic_vector(tmp rem 10,4)。 end process che_9。 end process che_3_9。 end process den。下面給出計(jì)費(fèi)的關(guān)鍵代碼： fei_bcd=denfei+chefei_3_9+chefei_9+fei_base 。s1。 hour_h=39。 END IF。 IF s1=101 THEN s1=000。139。此IF語(yǔ)句得到en1使能信號(hào) ELSE en1=39。m0=0000。139。key_set 模塊仿真波形如圖510所示。 dout3=dout2。int_div 模塊仿真波形如圖58所示。 END IF。 ELSE Counter=Counter+1。大于9KMEND one。flag_3km=39。 else 39。 when en0=39。flag_1k=39。039。039。 IF glcount(7 DOWNTO 4)=X5 THEN glcount(7 DOWNTO 4)=X0。039。 ELSIF glcount=000010010000 THEN en0=39。en2=39。039。輸入信號(hào)為時(shí)鐘信號(hào) CLK_50M，脈沖信號(hào)CP，復(fù)位信號(hào)SYS_RESET，按鍵開(kāi)關(guān)KEY[2..0]，輸出信號(hào)為液晶顯示信號(hào) lcd_rs，lcd_rw，lcd_e，data[7..0]，直流電機(jī)控制端 motoa，motob。當(dāng)PUL 為1時(shí)，開(kāi)始記錄時(shí)間，并將時(shí)間送入 LCD 模塊。三個(gè)模塊有機(jī)地結(jié)合在一起，實(shí)現(xiàn)了基于FPGA的多功能計(jì)程車計(jì)價(jià)器的設(shè)計(jì)。在分層次的設(shè)計(jì)中，配置可以用來(lái)把特定的設(shè)計(jì)實(shí)體關(guān)聯(lián)到元件實(shí)例（Component），或把特定的結(jié)構(gòu)關(guān)聯(lián)到一個(gè)實(shí)體。l 支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。本次軟件設(shè)計(jì)語(yǔ)言采用VHDL。1：讀；0：寫。10%)V或接地。從LED的亮滅情況來(lái)直觀反應(yīng)CP電平狀態(tài)。情形二：當(dāng)MOTO_A=0，MOTO_B=1時(shí)，Q4導(dǎo)通，導(dǎo)致Q3導(dǎo)通，Q5導(dǎo)通后電流形成回路，同時(shí)Q2截止，Q1截止，Q6截止，而電流從B流向A，電機(jī)反轉(zhuǎn)，因?yàn)楸倦娐冯姍C(jī)為單向，故效果為不動(dòng)。當(dāng)按鍵SW未按下時(shí)，KEY值輸出為高電平。系統(tǒng)FPGA配置電路的原理圖如圖46所示：圖45 系統(tǒng)復(fù)位電路圖圖46 系統(tǒng)FPGA配置電路圖 下載接口電路這是一種主串模式下FPGA的配置電路，通過(guò)AS接口來(lái)完成EPCS 芯片的編程下載，使用的下載電纜是ByteBlasterII。本系統(tǒng)時(shí)鐘接線如圖44所示：圖43 I/O電壓、內(nèi)核電壓連接圖圖44 系統(tǒng)時(shí)鐘接線圖復(fù)位電路由于系統(tǒng)在運(yùn)行中受到干擾后可能會(huì)出現(xiàn)CPU程序“跑飛”等異常，此時(shí)系統(tǒng)盲目運(yùn)行甚至出現(xiàn)死機(jī)現(xiàn)象，因此為確保系統(tǒng)穩(wěn)定可靠工作,復(fù)位電路是必不可少的一部分。FPGA芯片F(xiàn)PGA芯片采用Altera公司的Cyclone系列的EP1C3T144C8N，其I/，一個(gè)鎖相環(huán)，約3萬(wàn)門、6萬(wàn)RAM bit，144個(gè)引腳。(4) 計(jì)時(shí)精度： 1 秒； 計(jì)時(shí)范圍：1 小時(shí)。在汽車運(yùn)動(dòng)的過(guò)程中，采用一個(gè)脈沖信號(hào)(計(jì)數(shù)脈沖)來(lái)實(shí)現(xiàn)路程的計(jì)數(shù)，該信號(hào)代替了實(shí)際的車行里程測(cè)速的脈沖信號(hào)，在剛開(kāi)始LCD1602 顯示的是起始價(jià)；當(dāng)啟動(dòng)/停止鍵使電平有偶次時(shí)，汽車停止前進(jìn)，同時(shí)停止發(fā)生脈沖，此時(shí)路程計(jì)數(shù)和等待時(shí)間計(jì)時(shí)停止；當(dāng)暫停鍵為低電平時(shí)，汽車暫停，計(jì)程脈沖失效，時(shí)間計(jì)數(shù)開(kāi)始運(yùn)行，最后把等待時(shí)間也這算成車費(fèi)的一部分?；趯?duì)以上各個(gè)因素的考慮，決定采用以 FPGA 為核心，用 VHDL 編程來(lái)實(shí)現(xiàn)計(jì)價(jià)器的設(shè)計(jì)方法，實(shí)現(xiàn)出租車計(jì)價(jià)器的設(shè)計(jì)，提升設(shè)計(jì)的可行性。速度模塊計(jì)時(shí)模塊計(jì)程模塊計(jì)費(fèi)模塊總里程總費(fèi)用FPGA芯片里程脈沖復(fù)位信號(hào) 圖22 基于FPGA的出租車計(jì)費(fèi)系統(tǒng)總體框圖啟動(dòng)/停止 采用FPGA設(shè)計(jì)，設(shè)計(jì)者只需用 HDL 語(yǔ)言完成系統(tǒng)功能的描述，借助 EDA 工具就可得到設(shè)計(jì)結(jié)果，將編譯后的代碼下載到目標(biāo)芯片就可在硬件上實(shí)現(xiàn)?？偨痤~ 顯示單價(jià)顯示單片機(jī)鍵盤控制啟動(dòng)/清除開(kāi)關(guān)里程傳感器串口顯示驅(qū)動(dòng)電路鎖存器 圖21 基于單片機(jī)出租車計(jì)價(jià)器系統(tǒng)框圖 方案二：基于EDA的出租車計(jì)價(jià)器方案設(shè)計(jì)出租車計(jì)價(jià)器系統(tǒng)基于FPGA芯片，采用自頂向下設(shè)計(jì)方法。因此，所設(shè)計(jì)的計(jì)費(fèi)器不僅要能滿足不同地區(qū)的要求，而且計(jì)費(fèi)方式的調(diào)整也應(yīng)當(dāng)很方便。傳感器輸出的脈沖其脈沖寬度、占空比等參數(shù)都是可變的，使計(jì)價(jià)器與傳感器對(duì)號(hào)入座。目前出租車計(jì)價(jià)器存在的問(wèn)題主要有：計(jì)價(jià)器作弊的問(wèn)題。新型數(shù)據(jù)存儲(chǔ)器的應(yīng)用使得計(jì)價(jià)器的營(yíng)運(yùn)數(shù)據(jù)在掉電情況下還可以保存10年。出租汽車計(jì)價(jià)器是一種專用的計(jì)量?jī)x器，它安裝在出租汽車上，能連續(xù)累加，并指示出行程中任一時(shí)刻乘客應(yīng)付費(fèi)用的總數(shù)，其金額值是計(jì)程和計(jì)時(shí)時(shí)間的函數(shù)?，F(xiàn)今我國(guó)生產(chǎn)計(jì)價(jià)器的企業(yè)有上百家，主要是集中在北京，上海，沈陽(yáng)和廣州等地。例如：(1)LED顯示功能，數(shù)碼管的使用讓計(jì)價(jià)器實(shí)現(xiàn)多屏顯示的功能，可同時(shí)顯示各項(xiàng)營(yíng)運(yùn)數(shù)據(jù)，使乘客一目了然；(2)永久時(shí)鐘功能，在非營(yíng)運(yùn)狀態(tài)下，日歷時(shí)鐘芯片的使用使計(jì)價(jià)器可以顯示永久時(shí)鐘；(3)存儲(chǔ)功能，可存儲(chǔ)多項(xiàng)營(yíng)運(yùn)數(shù)據(jù)，便于查詢。但在實(shí)際運(yùn)營(yíng)中，總有不少經(jīng)營(yíng)者或乘客反映相同路徑，不同的出租車的收費(fèi)有較大的出入。 改進(jìn)的方法相對(duì)于計(jì)價(jià)器作弊的問(wèn)題，改進(jìn)的方法：(1) 傳感器輸出編碼脈沖。本設(shè)計(jì)課題擬解決的問(wèn)題：本課題采用 FPGA 芯片為核心，用較少的硬件和適當(dāng)?shù)能浖嗷ヅ浜现饕鉀Q以下問(wèn)題：(1) 不同地區(qū)的計(jì)費(fèi)方式存在差異，即使同一地區(qū)，不同車型的出租車，其計(jì)費(fèi)方式也有差別；另一方面，出租車還面臨幾年一次的調(diào)價(jià)或調(diào)整計(jì)費(fèi)方式等問(wèn)題。基于單片機(jī)的出租車計(jì)價(jià)器系統(tǒng)框圖如圖21所示。但這種設(shè)計(jì)外圍電路較多而時(shí)序?qū)崿F(xiàn)能力較弱，調(diào)試復(fù)雜，抗干擾能力差，特別對(duì)這種計(jì)程車的計(jì)價(jià)器需要長(zhǎng)時(shí)間不間斷運(yùn)作的系統(tǒng)，由于主要是軟件運(yùn)作，容易出錯(cuò)，造成系統(tǒng)不穩(wěn)定。采用 PLD 設(shè)計(jì)，將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，并且可應(yīng)用EDA軟件仿真，調(diào)試，易于進(jìn)行功能擴(kuò)展，外圍電路較少，采用硬件邏輯電路實(shí)現(xiàn)，其最大的優(yōu)點(diǎn)是穩(wěn)定性好，抗干擾能力強(qiáng)，非常適合作為計(jì)程車的計(jì)價(jià)器系統(tǒng)的控制核心。啟動(dòng)/停止鍵為一脈沖信號(hào)，當(dāng)有電平發(fā)生變換時(shí)，表示該計(jì)費(fèi)系統(tǒng)已啟動(dòng)。(3) 計(jì)程精度： 公里；計(jì)程范圍：~ 公里。本系統(tǒng)的FPGA核心模塊主要由FPGA芯片、電源、時(shí)鐘源、復(fù)位電路、FPGA配置電路及下載接口電路組成。在本系統(tǒng)中FPGA EP1C3T144C8N 提供4路時(shí)鐘供用戶使用，板載50M有源晶振，可以根據(jù)需要進(jìn)行PLL 定制，或者直接分頻處理。EPCS1擁有包括在系統(tǒng)可編程（ISP）、flash存儲(chǔ)器訪問(wèn)接口、節(jié)省單板空間的小外形集成電路（SOIC）封裝等高級(jí)特征，成為Cyclone FPGA系列產(chǎn)品在大容量及價(jià)格敏感的應(yīng)用環(huán)境下的完美補(bǔ)充。四個(gè)電阻的功能均為上拉電阻。情形一：當(dāng)MOTO_A=1，MOTO_B=0時(shí)，Q1導(dǎo)通，導(dǎo)致Q2導(dǎo)通，Q6導(dǎo)通后電流形成回路，同時(shí)Q5截止，Q3截止，Q4截止，而電流從A流向B，電機(jī)正轉(zhuǎn)。當(dāng)發(fā)射管和接收管沒(méi)有物體遮擋時(shí)，則接收管阻值很小，故此時(shí)CP輸出為低電平。16x2字符型液晶顯示模塊（LCM）的引腳及功能如下：1腳（VDD/VSS）：電源5(1177。5腳（R/W）：讀/寫選擇。其中Verilog HDL比較簡(jiǎn)單，在NIOS項(xiàng)目里運(yùn)用較多；而VHDL語(yǔ)言功能強(qiáng)大，學(xué)習(xí)起來(lái)有一定難度，在數(shù)字系統(tǒng)和通信系統(tǒng)設(shè)計(jì)中使用較多。l 使用期長(zhǎng)，不會(huì)因工藝變化而使描述過(guò)時(shí)。配置語(yǔ)句一般用來(lái)描述層與層之間的連接關(guān)系以及實(shí)體與結(jié)構(gòu)之間的連接關(guān)系。(3) 最后一個(gè)譯碼顯示模塊作用在于把計(jì)程車的工作情況(等待時(shí)間、單價(jià)、價(jià)錢、行程數(shù))反饋給乘客。DENDAI 模塊：在汽車啟動(dòng)后，當(dāng)遇到顧客等人、紅燈或堵車不能前進(jìn)時(shí)，出租車采用計(jì)時(shí)收費(fèi)的方式。 系統(tǒng)各功能模塊的實(shí)現(xiàn) CC2 頂層模塊的實(shí)現(xiàn) CC2模塊如圖53所示。下面列出GL 模塊的關(guān)鍵代碼：BEGIN IF RESET=39。039。039。 IF PUL=39。139。秒加1 en=39。en1=39。glge=glcount(3 downto 0)。139。139。039。 3KM~9KMflag_9km=en2 AND en。 Temp1=Not Temp1。IF falling_edge(CLK_50M) THEN IF Counter=N1/2 THEN Temp2=NOT Temp2。END。 dout2=dout1。key_e