【正文】 實(shí)物圖…………………………………………………………………………28 輸入、輸出信號說明…………………………………………………………30 波形仿真………………………………………………………………………31 設(shè)計中需要注意的問題………………………………………………………32總結(jié)………………………………………………………………………………32致謝………………………………………………………………………………33參考文獻(xiàn)…………………………………………………………………………33附錄一……………………………………………………………………………34附錄二……………………………………………………………………………35出租車計費(fèi)器序 言隨著當(dāng)代電子信息技術(shù)的發(fā)展，自動計費(fèi)器被廣泛的用于各個系統(tǒng)，例如上網(wǎng)自動計費(fèi)系統(tǒng)、電話計費(fèi)器、出租車計費(fèi)器等等。可見自動計費(fèi)系統(tǒng)在我們的生活中是越來越重要，本次課程設(shè)計是圍繞出租車計費(fèi)器來深入了解計費(fèi)器是怎樣實(shí)現(xiàn)計費(fèi)的。本課題是利用VHDL語言來實(shí)現(xiàn)計費(fèi)功能的，VHDL具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性,并且具有良好的電路行為描述和系統(tǒng)描述的能力,并在語言易讀性和層次化、結(jié)構(gòu)化設(shè)計方面,表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力,因此選用VHDL語言進(jìn)行編程。本次課程設(shè)計鞏固和運(yùn)用了所學(xué)課程，通過理論聯(lián)系實(shí)際，提高了分析、解決計算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力，通過對一個出租車計費(fèi)器的設(shè)計，進(jìn)一步加深了對計算機(jī)原理以及數(shù)字電路應(yīng)用技術(shù)方面的了解與認(rèn)識，進(jìn)一步熟悉了數(shù)字電路系統(tǒng)設(shè)計、制作與調(diào)試的方法和步驟。進(jìn)一步了解了計算機(jī)組成原理與系統(tǒng)結(jié)構(gòu)，使自己對EDA技術(shù)的學(xué)習(xí)更深入，學(xué)會用VHDL語言去控制將會使我們對本專業(yè)知識可以更好地掌握。出租車計費(fèi)器就是對車輪傳感器送來的脈沖進(jìn)行計數(shù)（每轉(zhuǎn)一圈送一個脈沖），本課程設(shè)計利用555觸發(fā)電路產(chǎn)生的脈沖代替車輪傳感器送來的脈沖。當(dāng)計費(fèi)系統(tǒng)接收到一個脈沖信號, 它將會實(shí)現(xiàn)計數(shù)的功能，并且通過外圍的電路把所實(shí)現(xiàn)的功能實(shí)現(xiàn)出來。本論文共分5章和2個附錄，第1章介紹了EDA與QuartusII開發(fā)系統(tǒng)。第2章介紹出租車計費(fèi)系統(tǒng)的原理和方案設(shè)計第3章介紹了軟件設(shè)計。第4章介紹了硬件設(shè)計。第5章介紹了總的設(shè)計以及其結(jié)果。本課題的主要設(shè)計工作內(nèi)容是能夠顯示出租車的車費(fèi)和里程并完成安裝與調(diào)試。第一章 EDA與QuartusII開發(fā)系統(tǒng)簡介 EDA發(fā)展概況電子設(shè)計技術(shù)的核心就是EDA技術(shù)，EDA是指以計算機(jī)為工作臺，融合應(yīng)用電子技術(shù)、計算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計工作，即IC設(shè)計、電子電路設(shè)計和PCB設(shè)計。EDA技術(shù)已有30年的發(fā)展歷程，大致可分為三個階段。70年代為計算機(jī)輔助設(shè)計(CAD)階段，人們開始用計算機(jī)輔助進(jìn)行IC版圖編輯、PCB布局布線，取代了手工操作。80年代為計算機(jī)輔助工程(CAE)階段。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，PCB后分析。90年代為電子系統(tǒng)設(shè)計自動化(EDA)階段。 中國EDA市場已漸趨成熟，不過大部分設(shè)計工程師面向的是PC主板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計人員開發(fā)復(fù)雜的片上系統(tǒng)器件。為了與臺灣和美國的設(shè)計工程師形成更有力的競爭，中國的設(shè)計隊伍有必要購入一些最新的EDA技術(shù)。 在EDA軟件開發(fā)方面，目前主要集中在美國。但各國也正在努力開發(fā)相應(yīng)的工具。日本、韓國都有ASIC設(shè)計工具，但不對外開放 。中國華大集成電路設(shè)計中心，也提供IC設(shè)計軟件，但性能不是很強(qiáng)。相信在不久的將來會有更多更好的設(shè)計工具有各地開花并結(jié)果。據(jù)最新統(tǒng)計顯示，中國和印度正在成為電子設(shè)計自動化領(lǐng)域發(fā)展最快的兩個市場，年復(fù)合增長率分別達(dá)到了50%和30%。 EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。EDA水平不斷提高，設(shè)計工具趨于完美的地步。EDA市場日趨成熟，但我國的研發(fā)水平還很有限，需迎頭趕上。 硬件描述語言VHDL VHDL簡介ＶＨＤＬ是一種全方位的硬件描述語言，包括系統(tǒng)行為級。寄存器傳輸級和邏輯門多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此ＶＨＤＬ幾乎覆蓋了以往各種硬件俄語言的功能，整個自頂向下或由下向上的電路設(shè)計過程都可以用ＶＨＤＬ來完成。ＶＨＤＬ還具有以下優(yōu)點(diǎn)：（１）ＶＨＤＬ的寬范圍描述能力使它成為高層進(jìn)設(shè)計的核心，將設(shè)計人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。ＶＨＤＬ可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯設(shè)計，靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。（３）ＶＨＤＬ的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。（４）ＶＨＤＬ是一個標(biāo)準(zhǔn)語言，為眾多的ＥＤＡ廠商支持，因此移植性好。 VHDL的設(shè)計流程從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計。在設(shè)計的過程中，對系統(tǒng)自上而下分成三個層次進(jìn)行設(shè)計：第一層次是行為描述。所謂行為描述，實(shí)質(zhì)上就是對整個系統(tǒng)的數(shù)學(xué)模型的描述。一般來說，對系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計中存在的問題。在行為描述階段，并不真正考慮其實(shí)際的操作和算法用何種方法來實(shí)現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過程是否能到達(dá)系統(tǒng)設(shè)計的要求。第二層次是RTL方式描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的VHDL語言程序改寫為RTL方式描述的VHDL語言程序。也就是說，系統(tǒng)采用RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。第三層次是邏輯綜合。即利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級網(wǎng)絡(luò)表）。此時，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。此后可對綜合的結(jié)果在門電路級上進(jìn)行仿真，并檢查其時序關(guān)系。應(yīng)用邏輯綜合工具產(chǎn)生的門網(wǎng)絡(luò)表，將其轉(zhuǎn)換成PLD的編程碼，即可利用PLD實(shí)現(xiàn)硬件電路的設(shè)計。由自上而下的設(shè)計過程可知，從總體行為設(shè)計開始到最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計中存在的問題，從而可以大大縮短系統(tǒng)的設(shè)計周期。 Quartus Ⅱ的軟件操作流程雙擊桌面上，打開Quartus軟件。（1） 新建VHDL文件 ，開始編寫VHDL程序。（2） 保存VHDL文件，文件取名要與程序?qū)嶓w名要一致。（3） 創(chuàng)建新工程按下“保存”按紐后會出現(xiàn)如下提示。提示是否為此文件建立一個工程，這很重要。然后點(diǎn)擊“是”，出現(xiàn)以下窗口，點(diǎn)“Next ”。（4） 器件的選擇繼續(xù)點(diǎn)“Next ”。然后選擇FPGA或CPLD的有關(guān)參數(shù)，這些參數(shù)都是根據(jù)目標(biāo)芯片來選擇的。一直到“Finish”完成器件選擇（5） 編譯編譯：選擇processing菜單中的start pilation命令。編譯完成的提示如下，點(diǎn)擊確定即可。（6） 仿真這時可以進(jìn)行仿真，首先要建立波形文件，點(diǎn)“FileNew”，出現(xiàn)如下窗口：選擇“Other Files”最下面的“Vector waveform File”點(diǎn)“OK”。出現(xiàn)以下窗口。雙擊左邊的空白處，設(shè)定輸入輸出信號。設(shè)定好波形后，保存波形。之后點(diǎn)進(jìn)行仿真。（7） 鎖定引腳引腳鎖定，如下圖操作：引腳的鎖定是根據(jù)不同的電路和不同功能來確定的，不是一層不變的。選擇Assignments菜單下的Pins命令，出現(xiàn)以下窗口，如果是下載到實(shí)驗箱上則需連續(xù)按“模式選擇”按鈕選擇模式5，再按“系統(tǒng)復(fù)位”按鈕。進(jìn)行引腳鎖定，查閱附表，分別點(diǎn)“l(fā)ocation”選擇引腳號。引腳鎖定后再編譯。如同此前進(jìn)行過的。編譯成功后點(diǎn)確定。（8） 下載選擇Tools菜單下的Programmer命令，然后在Program/Configure下打上鉤選中，點(diǎn)“start”按鈕開始下載，“Progress”進(jìn)度條顯示下載進(jìn)度。成功下載后如圖所示：下載完后就可以在實(shí)驗箱查看結(jié)果。 通過上面的步驟分別下載到實(shí)驗箱中和FPGA中，驗證了在仿真中的結(jié)果是正確的。第二章 課題概述 出租車計費(fèi)系統(tǒng)的實(shí)驗任務(wù)及要求1. 能實(shí)現(xiàn)計費(fèi)功能，計費(fèi)標(biāo)準(zhǔn)為：按行駛里程收費(fèi)，分為白天和黑夜。白天收費(fèi)標(biāo)準(zhǔn)：，超過3公里按3元/公里，車暫停超過三分鐘按2元/分鐘計算。黑夜收費(fèi)標(biāo)準(zhǔn)：，超過3公里按4元/公里，車暫停超過三分鐘按1元/分鐘計算。2. 實(shí)現(xiàn)預(yù)置功能：能預(yù)置起步費(fèi)、每公里收費(fèi)、車行加費(fèi)里程、等待加費(fèi)時間。3. 實(shí)現(xiàn)模擬功能：能模擬汽車啟動、停止/白天、黑夜/等待、行駛狀態(tài)。