【正文】 – 當程序運行在與之不匹配的系統(tǒng)上時，會產生不可預測的結果。 128 帶 Avalon接口的郵箱內核 ? 軟件編程 – 用于發(fā)送和接收的處理器在程序上遵守相同的郵箱消息協(xié)議。 Altera提供的 NiosII驅動程序軟件使用 8字節(jié)來執(zhí)行郵箱功能。郵箱內核必須與用作存儲實際消息的獨立共享存儲器一起使用。 altera_avalon_mutex_trylock( ) 嘗試鎖定互斥體。配置向導提供了以下設置： – Initial Value－復位后 VALUE字段的初始值。 – 互斥內核提供了一個協(xié)議，可確保對一個共享資源的互斥占有。 FIFO Implementation： FIFO的構成： ? 寄存器 ? 嵌入式存儲器模塊 114 DMA內核 ? － DMA 配 置 選 項 卡 SPI配置選項卡 高級選項 ? 設計者可定制 DMA控制器硬件支持的數據寬度。 – 當 DMA操作結束時， DMA控制器發(fā)出一個中斷請求 IRQ； – DMA控制器有兩個 Avalon主控制器端口（主控制器讀端口和主控制器寫端口）和一個用于控制 DMA的 Avalon從控制器端口。這些操作如果通過 CPU來進行，會耗費大量的 CPU時間。 ? SPI內核提供一個中斷輸出，只要傳輸結束，該輸出就可標記一個中斷。JTAG UART內核提供高電平有效的中斷輸出，該輸出在讀 FIFO幾乎為滿或寫 FIFO幾乎為空時申請一個中斷。 流控制 ? UART包含相應的硬件。 ? Avalon主控制器通過 Avalon從控制器端口讀接收數據寄存器。 ? Avalon主控制器通過 Avalon從控制器端口寫發(fā)送數據寄存器。 1. HAL系統(tǒng)庫支持 2. 系統(tǒng)時鐘驅動程序 3. 時間標記驅動程序 4. 軟件文件 80 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 本章內容 81 UART內核 ? UART（通用異步接收器 /發(fā)送器）是一個常用的字符型外圍設備 ? NIOS II系統(tǒng)可以集成兩種 UART內核 – JTAGUART：其數據通過 JTAG通訊端口與 PC機進行交互，一邊用于程序調試； – UART：其數據以 RS232協(xié)議的形式與外界進行交互 82 UART內核 ? UART內核綜述 – UART內核（通用異步接收器 /發(fā)送器內核）執(zhí)行 RS232協(xié)議時序，并提供可調整的波特率。 Snap寄存器不在硬件中存在。 ? 簡單周期中斷： 用于僅要求周期性 IRQ發(fā)生器的系統(tǒng)。 ? 對 periodl或 periodh寄存器進行寫操作； ? 內部計數器減到 0 ? 定時器實際周期是 periol和 periodh寄存器的值加 1，因為內部計數器減到0時，也需要一個時鐘周期。該位為 1，則計算器連續(xù)運行，直到 STOP信號將其停止。 – 處理器可以通過寫 snapl或 snaph獲取計數器的當前值。 EPCS控制器提供了硬件的底層接口和 HAL驅動程序。 59 EPCS控制器內核 ? EPCS控制器內核綜述 EPCS控制器結構框圖 BootLoader ROM EPCS控制器 配置存 儲空間 通用存 儲空間 EPCS配置器件 Avalon 總線 NiosII CPU 片內外設 Altera FPGA 存儲 FPGA配置數據 剩余空間可用于存儲用戶非易失性數據。 當前， Altera提供的 CFI控制器驅動程序僅支持 AMD和 Intel的 Flash芯片。 用于映射 CFI控制器目標系統(tǒng)板元件的已知芯片。 NIOSII開發(fā)套件提供一個基于 NIOSII處理器和 CFI控制器的下載程序 Flash Programmer，可以用來將程序下載到任何連接到 Altera FPGA的遵循 CFI的 Flash存儲器中。 44 SDRAM控制器內核 ? Timing選型卡 無論用戶輸入的精確時序值如何，每個參數實現的實際時序將為 Avalon時鐘的整數倍。 38 SDRAM控制器內核 在初始化前、上電后延時 ? 允許值： ? 默認值： 100us ? 描述：從穩(wěn)定的時鐘和電源到SDRAM初始化的延時。 32 SDRAM控制器內核 包括系統(tǒng)測試臺的功能存儲模塊 ?允許值：是、否 ?默認值：是 ? 描述：當打開選項時， SOPC Builder創(chuàng)建 SDRAM芯片的功能仿真模型。具體數值請查閱 SDRAM數據手冊。通過使用多個片選信號， SDRAM控制器可組合多個 SDRAM芯片為一個存儲器子系統(tǒng)。 Avalon三態(tài)橋 ： SDRAM控制器可與現有三態(tài)橋共用引腳 ，這用能減少 I/O引腳使用 ， 但將降低性能 。 19 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 本章內容 20 SDRAM控制器內核 ? SDRAM控制器內核概述 – SDRAM控制器內核提供一個連接片外 SDRAM芯片 的Avalon接口，并可以同時連接多個 SDRAM芯片 – 通常用于需要大量易失性存儲器且成本要求高的應用系統(tǒng)。 Edge：邊沿捕獲寄存器相應位為 1且中斷使能，則 PIO內核產生一個 IRQ。 ? Avalon主控制器可讀邊沿捕獲寄存器來確定邊沿在哪一個 PIO輸入口出現。 ? 方向寄存器控制每個 PIO口的數據方向。 如果該寄存器不存在 ，那么讀寄存器將返回未定義的值，寫寄存器無效。 0：輸入； 1：輸出。 主要介紹： – 硬件結構； – 內核的特性和接口； – SOPC Builder中各內核的配置選項； – 軟件編程。 主要內容 3 本章內容 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 4 本章內容 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 5 并行輸入 /輸出內核 并行輸入 /輸出內核 (PIO內核 ① )提供 Avalon從控制器端口 和 通用 I/O口 ② 間的存儲器映射接口。 2 中斷屏蔽寄存器 ① R/W 使能或禁止每個輸入端口的 IRQ?！? 8 ? PIO內核寄存器描述 – 數據寄存器： ? 讀數據寄存器：返回在輸入引腳上出現的值。當方向寄存器中的位n設為 1時，端口 n為輸出模式； 0時，端口 n為輸入模式。 ? 寫任意值到邊沿捕獲寄存器將使寄存器所有位清 0. ? 要檢測的類型在 PIO添加時指定。 說明：當指定類型的邊沿在輸入端口出現時，邊沿捕獲寄存器對應位置 1。 ? SDRAM便宜，但需要實現刷新操作，行列管理，不同延遲和命令序列等邏輯。 fMAX(最高時鐘頻率 )：目標 FPGA的系列和整個硬件設計都會影響硬件設計可實現的最高時鐘頻率 。 27 SDRAM控制器內核 結構設置－區(qū) ? 允許值： 4 ? 默認值： 4 ? 描述： 區(qū)的數目 ,該值確定連接到 SDRAM的 ba總線（區(qū)地址）寬度。 30 SDRAM控制器內核 通過三態(tài)橋共用管腳 ?允許值：是、否 ? 默認值：否 ? 描述：當設為 No時，所有管腳都專用于 SDRAM芯片。該默認的存儲器模型加速創(chuàng)建的過程和檢驗使用SDRAM控制器的系統(tǒng)。 39 SDRAM控制器內核 刷新命令 (t_rfc)的持續(xù)時間 ?允許值： ?默認值： 70ns ? 描述：自動刷新周期。對于每隔一段時間執(zhí)行一個刷新命令的參數，實際時序將不超出目標值。 52 CFI控制器內核 ? CFI控制器內核綜述 片上外設Avalon三態(tài)橋Avalon主控制器（e g . C P U ）MSSAvalon交換構架SMMFlash其它ENBFlash儲存器S其它儲存器SShipSelectread_n,write_nShipSelectread_n,write_nSAvalon 主控制器接口Avalon 從控制器接口Altera FPGA三態(tài)緩沖器CFI控制器框圖 53 CFI控制器內核 ? － CFI 控 制 器 內 核 設 置 CFI控制器框圖 Attributes ： 用于完成 Presets、 size 和 Board Info這 3個選項的設定。 54 CFI控制器內核 ? － CFI 控 制 器 內 核 設 置 CFI控制器框圖 Timing： 用于完成時序設置，包括建立時間、等待周期、保持時間等。 CFI控制器內核 56 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 本章內容 57 EPCS控制器內核 ? EPCS控制器內核綜述 – Altera EPCS 串行配置器件：可用于存儲程序代碼、非易失性程序數據和 FPGA配置數據。 1KB的片內存儲器 60 EPCS控制器內核 ? EPCS控制器內核綜述： – NIOSII處理器可設置成從 EPCS控制器開始引導。 62 EPCS控制器內核 ? 軟件編程 定義集成到 HAL系統(tǒng)庫所需的驅動程序的頭文件和源文件。 – 當計數器計數到達 0時： ? 如果 IRQ被使能，則產生一個 IRQ ? （可選的）脈沖發(fā)生器輸出有效持續(xù)一個時鐘周期 ? （可選的）看門狗輸出復位系統(tǒng) 69 定時器內核 ? 定時器寄存器描述 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 0 status RW * RUN TO 1 control RW * STOP START CONT ITO 2 periodl RW 超時周期－ 1（位 15..0） 3 periodh RW 超時周期－ 1（位 31..16） 4 snapl RW 計數器快照（位 15..0） 5 snaph RW 計數器快照（位 31..16） EPCS控制器結構框圖 periodl Period snapl sn 注： *表示該位保留 ， 讀取值未定義 。如果該位為 0，則計數器在減到 0后停止。 定時器內核 定時器寄存器描述 73 ? snaph寄存器： ? 可通過對 snapl或 snaph寄存器的寫操作（寫數據任意）來獲得 32位內部計數器的當前值。固定周期且不能停止定時器，但可以禁止 IRQ。 Start/Stop control bits：