【正文】 – 讀消息會(huì)將消息從郵箱中移除。如果所需的共享存儲(chǔ)器沒有包含 Memory module列表，那么存儲(chǔ)器在系統(tǒng)中不能正確連接。 121 Avalon接口的互斥內(nèi)核 ? 軟件編程 對(duì)于 NiosⅡ 處理器用戶， Altera提供了可用來訪問互斥內(nèi)核硬件的驅(qū)動(dòng)程序，利用驅(qū)動(dòng)程序可以直接對(duì)低層的硬件進(jìn)行操作。 ? ， ——實(shí)現(xiàn) HAL系統(tǒng)庫的 DMA控制器設(shè)備驅(qū)動(dòng)程序。 108 DMA內(nèi)核 ? DMA內(nèi)核綜述 – 帶 Avalon接口的直接存儲(chǔ)器存取控制器（ DMA控制器）替代 Avalon主控制器執(zhí)行儲(chǔ)存器對(duì)儲(chǔ)存器或者儲(chǔ)存器與 IO設(shè)備間的批量數(shù)據(jù)傳輸。 95 JTAG_UART內(nèi)核 ? JTAG_UART內(nèi)核綜述 數(shù)據(jù)寄存器控制寄存器讀FIF O寫FIF OJTAG集線器接口寄存器組JTAG集線器JTAG控制器Altera FPGA 內(nèi)置特性 由Qua rtusI I自動(dòng) 生成IRQ使用J TAG接 口的其它節(jié)點(diǎn)JTAG接 口JTAG UART內(nèi)核Avalon從設(shè)備接口Altera FPGAUART內(nèi)核寄存器映射 96 JTAG_UART內(nèi)核 ? JTAG_UART的寄存器描述 UART內(nèi)核寄存器映射 偏移量 寄存器名稱 R/W 位描述 31 … 16 15 14 … 11 10 9 8 7 … 2 1 0 0 數(shù)據(jù) RW RAVAIL RVALID 保留 DATA 1 控制 RW WSPACE 保留 AC WI RI 保留 W R 數(shù)據(jù)控制97 JTAG_UART內(nèi)核 ? － JTAG UART 配 置 選 項(xiàng) 卡 JATG_UART配置選項(xiàng)卡 Write FIFO： 寫 FIFO設(shè)置 Read FIFO： 讀 FIFO設(shè)置 98 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 99 SPI內(nèi)核 ? SPI內(nèi)核綜述 – SPI：嵌入式系統(tǒng)常用的標(biāo)準(zhǔn)串行接口。 ?內(nèi)部波特率時(shí)鐘通過時(shí)鐘分頻器生成。 ? RTS 請(qǐng)求發(fā)送 ? CTS 允許發(fā)送 ? TXD 發(fā)送數(shù)據(jù) ? RXD 接收數(shù)據(jù) 84 UART內(nèi)核 ? UART內(nèi)核綜述 1. RS232接口 2. 發(fā)送邏輯 3. 接收邏輯 4. 波特率生成 85 UART內(nèi)核 ? UART內(nèi)核綜述 1. RS232接口： ? UART內(nèi)核執(zhí)行 RS232異步發(fā)送和接收邏輯。 77 定時(shí)器內(nèi)核 ? － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Writeable period： ? 使能：主控制器可通過寫 period而改變向下計(jì)數(shù)周期。 STOP W 寫 1到停止位停止內(nèi)部計(jì)數(shù)器，寫 0到停止位無效。 – 它可以作為周期性時(shí)鐘源； – 也可以作為一個(gè)定時(shí)器，測(cè)定時(shí)間發(fā)生的時(shí)間； – 還可以對(duì)外輸出周期性脈沖，或作為一條監(jiān)管系統(tǒng)正常運(yùn)行的 watchdog 65 定時(shí)器內(nèi)核 ? 定時(shí)器內(nèi)核綜述 定時(shí)器是掛載在 Avanlon總線上的 32位定時(shí)器，特性如下： – 兩種計(jì)數(shù)模式：?jiǎn)未螠p 1和連續(xù)減 1計(jì)數(shù)模式 (軟件設(shè)置 ) – 定時(shí)器到達(dá) 0時(shí)產(chǎn)生中斷請(qǐng)求 (IRQ)； – 可選擇設(shè)定為看門狗定時(shí)器，計(jì)算到達(dá) 0時(shí)復(fù)位系統(tǒng)； – 可選擇輸出周期性脈沖，在定時(shí)器計(jì)算到達(dá) 0時(shí)輸出脈沖； – 可由軟件啟動(dòng)、停止或復(fù)位定時(shí)器； – 可由軟件使能或屏蔽定時(shí)器中斷 。 58 EPCS控制器內(nèi)核 ? EPCS控制器可用于： – 在 EPCS器件中存儲(chǔ)程序代碼： EPCS控制器自帶 Bootloader代碼，允許用戶在 EPCS器件中存儲(chǔ)程序代碼。 Size ： ?地址寬度： Flash地址總線寬度。 42 SDRAM控制器內(nèi)核 訪問時(shí)間 (t_ac) ?允許值： ?默認(rèn)值： ? 描述：時(shí)鐘邊沿的訪問時(shí)間。 – 當(dāng)其他器件訪問三態(tài)橋時(shí)， SDRAM要求行開啟和結(jié)束開銷周期。 例如地址和數(shù)據(jù)線寬度，片選信號(hào)的數(shù)目和區(qū)的數(shù)目等。 18 并行輸入 /輸出內(nèi)核 ? 軟件編程 PIO內(nèi)核提供了對(duì) 硬件 進(jìn)行 寄存器級(jí) 訪問的文件 。 ? 中斷操作取決于 PIO內(nèi)核的硬件配置，只有配置為輸入口時(shí)才能進(jìn)行中斷操作。 注： ① 該寄存器是否存在取決于硬件的配置 ?；?FPGA的 SOPC設(shè)計(jì) 信息學(xué)院 如果該寄存器不存在 ， 那么讀寄存器將返回未定義的值 ， 寫寄存器無效。 ? 中斷屏蔽寄存器只有在硬件配置為“ Generate IRQ”時(shí)才存在。 該文件定義了內(nèi)核的寄存器映射并提供硬件設(shè)備訪問宏定義 。 25 SDRAM控制器內(nèi)核 數(shù)據(jù)寬度 ? 允許值： 1 3 64 ? 默認(rèn)值： 32 ? 描述：該值確定 dq總線 (數(shù)據(jù) )和 dqm總線 (字節(jié)使能 )的寬度。 – SDRAM控制器必須在再次授權(quán)訪問之前連續(xù)等待幾個(gè)時(shí)鐘周期。該值由 CAS的等待時(shí)間決定。 ?數(shù)據(jù)寬度： Flash數(shù)據(jù)總線寬度。 – 存儲(chǔ)非易失性數(shù)據(jù)： 例如串行號(hào)， NIC號(hào)和其他需要長(zhǎng)久儲(chǔ)存的數(shù)據(jù)。 66 定時(shí)器內(nèi)核 ? 定時(shí)器內(nèi)核綜述 定時(shí)器內(nèi)核結(jié)構(gòu)框圖 Status Control Periodh Periodl Snaph Snapl 控制 邏輯 計(jì)數(shù)器 寄存器文件 Timeout pulse IRQ Reset 數(shù)據(jù)總線 地址總線 （ 看門狗 ） Avanlon 總線從機(jī) 接口到內(nèi) 核邏輯 提供狀態(tài)信息和控制信息 67 定時(shí)器內(nèi)核 ? 定時(shí)器可進(jìn)行的基本操作如下所述： – Avalon主控制器通過對(duì)控制寄存器執(zhí)行不同的寫操作來控制： ? 啟動(dòng)和停止定時(shí)器 ? 使能 /禁能 IRQ ? 指定單次減 1計(jì)數(shù)或連續(xù)減 1計(jì)數(shù)模式 – 處理器讀狀態(tài)寄存器獲取當(dāng)前定時(shí)器的運(yùn)行信息。如果定時(shí)器硬件配置為 ―關(guān)閉 Start/stop control bits‖，則寫停止位無效。 ? 禁能：向下計(jì)數(shù)周期由 Timeout Period確定，且 period寄存器不在硬件中存在。 UART內(nèi)核通過 TXD和 RXD端口發(fā)送和接收串行數(shù)據(jù)。 90 UART內(nèi)核 ? UART內(nèi)核的寄存器描述 偏移量 寄存器名稱 R/W 描述 /寄存器位 15… 13 12 11 10 9 8 7 6 5 4 3 2 1 0 0 接收數(shù)據(jù) (rxdata) RO ① ② ② 接收數(shù)據(jù) 1 發(fā)送數(shù)據(jù) (txdata) WO ① ② ② 發(fā)送數(shù)據(jù) 2 狀態(tài) (status) ③ RW ① eop cts dcts ⑴ e rrdy trdy tmt toe roe brk fe pe 3 控制 (control) RW ① ieop rts idcts trbk ie irrdy itrdy itmt itoe iroe ibrk ife ipe 4 除數(shù) (divisor) ④ RW 波特率除數(shù) 5 數(shù)據(jù)包結(jié)束符(endopacket) ④ RW ① ② ② 數(shù)據(jù)包結(jié)束符值 UART內(nèi)核寄存器映射 發(fā)送數(shù)據(jù)接收數(shù)據(jù) 狀態(tài) t )③ 控制除數(shù) (divisor) ④ 數(shù)據(jù)包結(jié)束符 (endopacket) ④ 91 UART內(nèi)核 ? － UART 內(nèi) 核 配 置 頁 Baud Rate： 波特率設(shè)置 確定復(fù)位后的默認(rèn)波特率。 – SPI內(nèi)核可執(zhí)行主控制器或從控制器協(xié)議。 – 當(dāng) DMA控制器執(zhí)行數(shù)據(jù)傳輸任務(wù)時(shí)，主控制器可自由執(zhí)行其它并行的任務(wù)。 116 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 117 ? NIOSII開發(fā)支持多處理器，可以將多個(gè)處理器集成到一個(gè) FPGA中，從而形成多處理器系統(tǒng)?；コ鈨?nèi)核不能通過 HAL API或 ANSIC標(biāo)準(zhǔn)庫來訪問。 – Shared Mailbox Memory Offset－指定存儲(chǔ)器中的偏移量。 129 帶 Avalon接口的郵箱內(nèi)核 ? 軟件編程 Altera為郵箱內(nèi)核提供的驅(qū)動(dòng)程序包含下列文件： – – – 130 帶 Avalon接口的郵箱內(nèi)核 ? 軟件編程 文件 alt_mailbox_dev結(jié)構(gòu)體以及訪問郵箱內(nèi)核的函數(shù)。 – 當(dāng)郵箱中有消息時(shí)，用于接收的處理器可讀取消息。 125 帶 Avalon接口的郵箱內(nèi)核 ? 郵箱內(nèi)核配置選項(xiàng) More 郵箱名稱 Settings選項(xiàng)卡提供以下選項(xiàng)： – Memory module－指定哪個(gè)存儲(chǔ)器用作郵箱緩沖區(qū)。當(dāng) Initial Owner被設(shè)定時(shí)，此時(shí)的互斥體擁有者必須在互斥體被其它擁有者占用之前將互斥體釋放。 HAL層中定義了 2個(gè) ioctl函數(shù)分別用于輔助接收通道驅(qū)動(dòng)程序和輔助發(fā)送通道驅(qū)動(dòng)程序： alt_dma_rxchan_ioctl()和alt_dma_txchan_ioctl(). 2. 軟件文件： DMA控制器還包括下列文件 ? ——定義 DMA內(nèi)核的寄存器映射，提供底層硬件訪問宏定義。在 DMA數(shù)據(jù)傳輸方式下， DMA控制器接管了總線的控制權(quán)，并以中斷的方式向 CPU報(bào)告?zhèn)魉筒僮鞯慕Y(jié)束。 FIFO深度可由用戶設(shè)置。 89 UART內(nèi)核 ? UART內(nèi)核綜述 4. 波特率生成 ： ? UART內(nèi)核的內(nèi)部波特率時(shí)鐘來源于 Avalon時(shí)鐘輸入。 83 UART內(nèi)核 ? UART內(nèi)核綜述 波特率除數(shù)接收寄存器發(fā)送寄存器狀態(tài)寄存器數(shù)據(jù)包結(jié)束符控制寄存器移位寄存器移位寄存器c lkA d d rD a taIRQe n d o fpa c k e td a ta a v a il a b lerea d ford a tau a rt c lkT X DR X DRTSCTSAvalon總線接口RS 232接口UART內(nèi)核的結(jié)構(gòu)框圖 用戶可見部分為 6個(gè)寄存器及外引的四根 RS232接口信號(hào)線。 ? 看門狗： 用于需要看門狗的定時(shí)器系統(tǒng)，以便在系統(tǒng)已經(jīng)停止響應(yīng)的情況下復(fù)位系統(tǒng)。 START W 寫 1到 START位啟動(dòng)內(nèi)部計(jì)數(shù)器運(yùn)行（減 1計(jì)數(shù)），寫 0到起始位無效。 63 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 64 定時(shí)器內(nèi)核 ? 定時(shí)器是一個(gè)重要的外圍設(shè)備。 – Altera提供集成到 NiosII硬件抽象層 (HAL)系統(tǒng)庫的驅(qū)動(dòng)程序，允許用戶使用 HAL應(yīng)用程序接口 (API)來讀取和編寫 EPCS器件。 當(dāng)選定某個(gè)芯片型號(hào)，該 CFI控制器的所有設(shè)置都會(huì)相應(yīng)更新。 41 SDRAM控制器內(nèi)核 ACTIVE到 READ或 WRITE延時(shí) ?允許值： ?默認(rèn)值： 20ns ? 描述： ACTIVE到 READ或WRITE延時(shí)。 31 SDRAM控制器內(nèi)核 ? 當(dāng)控制器與其他三態(tài)器件共用引腳時(shí)，平均訪問時(shí)間通常增加而帶寬減少。 Memory Profile ： 用于指定 SDRAM的結(jié)構(gòu)。 17 并行輸入 /輸出內(nèi)核 ? － PIO