【正文】 基于 FPGA的 SOPC設(shè)計(jì) 信息學(xué)院 李貞妮 二 ○一三年五月 1 第四章 Nios II 外圍設(shè)備 2 本章介紹了 Nios II處理器常用外圍設(shè)備 (Peripherals)內(nèi)核的特點(diǎn)、配置以及軟件編程。 這些外設(shè)都是以 IP核的形式提供給用戶的，用戶可以根據(jù)實(shí)際需要把這些 IP核集成到 Nios II系統(tǒng)中去。 主要介紹： – 硬件結(jié)構(gòu)； – 內(nèi)核的特性和接口； – SOPC Builder中各內(nèi)核的配置選項(xiàng)； – 軟件編程。 主要內(nèi)容 3 本章內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 4 本章內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 5 并行輸入 /輸出內(nèi)核 并行輸入 /輸出內(nèi)核 (PIO內(nèi)核 ① )提供 Avalon從控制器端口 和 通用 I/O口 ② 間的存儲(chǔ)器映射接口。 PIO內(nèi)核提供簡(jiǎn)單的I/O訪問用戶邏輯或外部設(shè)備，例如： – 控制 LED – 讀取開關(guān)量 – 控制顯示設(shè)備 – 配置并且與片外設(shè)備通信 說明： 1. SOPC Builder中提供了 PIO內(nèi)核，可以很容易將 PIO內(nèi)核集成到 SOPC Builder生成的系統(tǒng)中。 2. 通用 I/O端口既連接到片內(nèi)邏輯又連接到外部設(shè)備的 FPGA I/O管腳。 6 并行輸入 /輸出內(nèi)核 ? PIO內(nèi)核簡(jiǎn)介 最多 32個(gè)I/O端口 CPU 內(nèi)核 PIO 內(nèi)核 寄存器 Nios II 系統(tǒng) PIO 內(nèi)核 Pio[31] Pio[30] Pio[29] Pio[3] Pio[2] Pio[1] Pio[0] Pio[7] Pio[6] Pio[5] Pio[4] Pio[3] Pio[2] Pio[1] Pio[0] PIO 內(nèi)核 端口數(shù)可設(shè)置 每個(gè) Avalon接口的 PIO內(nèi)核可提供 32個(gè) I/O端口且端口數(shù)可設(shè)置 ， 用戶可以添加一個(gè)或多個(gè) PIO內(nèi)核 。 CPU通過 I/O寄存器控制 I/O端口的行為 。 I/O口可以配置為輸入 、 輸出和三態(tài) ， 還可以用來檢測(cè)電平事件和邊沿事件 。 CPU通過寄存器控制 I/O端口行為 PIO內(nèi)核結(jié)構(gòu)框圖 7 并行輸入 /輸出內(nèi)核 ? PIO內(nèi)核寄存器描述 偏移量 寄存器名稱 R/W (n1) … 2 1 0 0 數(shù)據(jù)寄 存器 讀訪問 R 讀入輸入引腳上的邏輯電平值 寫訪問 W 向 PIO輸出口寫入新值 1 方向寄存器 ① R/W 控制每個(gè) I/O口的輸入輸出方向。 0：輸入； 1：輸出。 2 中斷屏蔽寄存器 ① R/W 使能或禁止每個(gè)輸入端口的 IRQ。 1：中斷使能； 0：禁止中斷。 3 邊沿捕獲寄存器 ①② R/W 當(dāng)邊沿事件發(fā)生時(shí)對(duì)應(yīng)位置 1。 注： ① 該寄存器是否存在取決于硬件的配置 。 如果該寄存器不存在 ， 那么讀寄存器將返回未定義的值 ， 寫寄存器無效。 ② 寫任意值到邊沿捕獲寄存器將清除所有位為 0。 “ ① 該寄存器是否存在取決于硬件的配置。 如果該寄存器不存在 ，那么讀寄存器將返回未定義的值，寫寄存器無效?！? 8 ? PIO內(nèi)核寄存器描述 – 數(shù)據(jù)寄存器： ? 讀數(shù)據(jù)寄存器：返回在輸入引腳上出現(xiàn)的值。如果 PIO內(nèi)核硬件配置為：“ Output ports only”，則讀數(shù)據(jù)寄存器返回未定義的值。 ? 寫數(shù)據(jù)寄存器：驅(qū)動(dòng)輸出口輸出寫入的值。如果 PIO內(nèi)核硬件配置為：“ Input ports only”，則寫數(shù)據(jù)寄存器無效。如果PIO內(nèi)核配置在雙向模式下，那么方向寄存器中對(duì)應(yīng)為設(shè)為 1時(shí)，值才輸出。 并行輸入 /輸出內(nèi)核 9 ? PIO內(nèi)核寄存器描述 – 方向寄存器： ? 只有 PIO工作模式配置為“ Bidirectional ports”時(shí)，方向寄存器才存在。 ? PIO工作模式在添加 PIO內(nèi)核時(shí)指定，且在系統(tǒng)生成后不能改變。 ? 方向寄存器控制每個(gè) PIO口的數(shù)據(jù)方向。當(dāng)方向寄存器中的位n設(shè)為 1時(shí)，端口 n為輸出模式； 0時(shí)，端口 n為輸入模式。 ? 復(fù)位后，方向寄存器的所有位設(shè)置為 0，所有的雙向 I/O口配置為輸入。 并行輸入 /輸出內(nèi)核 10 ? PIO內(nèi)核寄存器描述 – 中斷屏蔽寄存器： ? 當(dāng)中斷屏蔽寄存器的位設(shè)為 1時(shí)，使能相對(duì)應(yīng)的 PIO輸入口中斷。 ? 中斷操作取決于 PIO內(nèi)核的硬件配置，只有配置為輸入口時(shí)才能進(jìn)行中斷操作。 ? 中斷屏蔽寄存器只有在硬件配置為“ Generate IRQ”時(shí)才存在。 ? 復(fù)位后，中斷屏蔽寄存器所有位為 0，禁止所有 PIO口的中斷。 并行輸入 /輸出內(nèi)核 11 ? PIO內(nèi)核寄存器描述 – 邊沿捕獲寄存器： ? 只要在輸入口上檢測(cè)到邊沿事件時(shí)，邊沿捕獲寄存器（ Edgecapture）中對(duì)應(yīng)位 n置 1。 ? Avalon主控制器可讀邊沿捕獲寄存器來確定邊沿在哪一個(gè) PIO輸入口出現(xiàn)。 ? 寫任意值到邊沿捕獲寄存器將使寄存器所有位清 0. ? 要檢測(cè)的類型在 PIO添加時(shí)指定。 并行輸入 /輸出內(nèi)核 12 ? PIO內(nèi)核寄存器描述 – 中斷操作： ? 當(dāng)硬件配置為電平觸發(fā)方式時(shí)，只要高電平出現(xiàn)并且中斷使能，就申請(qǐng)一個(gè)中斷。當(dāng)硬件配置為邊沿觸發(fā)方式時(shí)，只要捕獲到邊沿事件并且中斷使能時(shí)，就申請(qǐng)一個(gè)中斷。 ? 中斷 IRQ一直保持有效直到禁止中斷（中斷屏蔽寄存器相應(yīng)位清 0）或清邊沿捕獲標(biāo)志（向邊沿捕獲寄存器寫一個(gè)任意值）為止。 ? 每個(gè) PIO核的 I/O口共用一個(gè)中斷號(hào)（系統(tǒng)生成時(shí)指定），用戶需要在中斷服務(wù)子程序中通過中斷掩碼的方式來查明是哪個(gè)I/O口產(chǎn)生了中斷。 并行輸入 /輸出內(nèi)核 13 并行輸入 /輸出內(nèi)核 雙擊 ? － PIO 內(nèi) 核 配 置 選 項(xiàng) 14 并行輸入 /輸出內(nèi)核 ? － PIO 內(nèi) 核 配 置 選 項(xiàng) Basic Settings 選項(xiàng)卡 I/O口寬度 ：可設(shè)置為1～ 32的任何整數(shù)值。 Direction 中文描述 Bidirectional(tristate) ports 雙向 (三態(tài) )端口 Input ports only 僅為輸入端口 Output ports only 僅為輸出端口 Both input and output ports 輸入和輸出端 口 15 并行輸入 /輸出內(nèi)核 ? － PIO 內(nèi) 核 配 置 選 項(xiàng) Basic Settings 選項(xiàng)卡 Direction 中文描述 Bidirectional(tristate) ports 雙向 (三態(tài) )端口 Input ports only 僅為輸入端口 Both input and output ports 輸入和輸出端口 output ports only 僅為輸出端口 16 并行輸入 /輸出內(nèi)核 ? － PIO 內(nèi) 核 配 置 選 項(xiàng) Input Options 選項(xiàng)卡 邊沿捕獲寄存器 中斷寄存器 Rising Edge：上升沿 Falling Edge：下降沿 Either Edge： 上升或下降沿 Level：輸入為高電平且中斷使能，則 PIO內(nèi)核產(chǎn)生一個(gè) IRQ。 Edge：邊沿捕獲寄存器相應(yīng)位為 1且中斷使能，則 PIO內(nèi)核產(chǎn)生一個(gè) IRQ。 說明：當(dāng)指定類型的邊沿在輸入端口出現(xiàn)時(shí)，邊沿捕獲寄存器對(duì)應(yīng)位置 1。 說明：中斷只有高電平中斷，如果希望低電平時(shí)中斷，則需在該 I/O輸入引腳前加一個(gè)“非”門。 17 并行輸入 /輸出內(nèi)核 ? － PIO 內(nèi) 核 配 置 選 項(xiàng) Simulation 選項(xiàng)卡 當(dāng)需要對(duì)外進(jìn)行仿真時(shí)，要設(shè)置simulation選項(xiàng)卡。 18 并行輸入 /輸出內(nèi)核 ? 軟件編程 PIO內(nèi)核提供了對(duì) 硬件 進(jìn)行 寄存器級(jí) 訪問的文件 。 該文件定義了內(nèi)核的寄存器映射并提供硬件設(shè)備訪問宏定義 。設(shè)備驅(qū)動(dòng)程序使用該文件中的宏定義訪問硬件 。 可通過閱讀上述文件以熟悉 PIO設(shè)備的軟件訪問方法 ， 但不應(yīng)該修改文件 。 19 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 20 SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 – SDRAM控制器內(nèi)核提供一個(gè)連接片外 SDRAM芯片 的Avalon接口，并可以同時(shí)連接多個(gè) SDRAM芯片 – 通常用于需要大量易失性存儲(chǔ)器且成本要求高的應(yīng)用系統(tǒng)。 ? SDRAM便宜，但需要實(shí)現(xiàn)刷新操作，行列管理，不同延遲和命令序列等邏輯。 – SDRAM控制器內(nèi)核提供了連接一個(gè)或多個(gè) SDRAM芯片的接口，并處理所有 SDRAM協(xié)議要求。 21 SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 – SDRAM控制器內(nèi)核具有不同數(shù)據(jù)寬度 ( 1 32或 64位 )、不同內(nèi)存容量和多片選擇等設(shè)置。 – SDRAM控制器可選擇與其他的片外 Avalon三態(tài)器件共用地址和數(shù)據(jù)總線，該特性在 I/O引腳資源緊張的系統(tǒng)中很有用。 – SDRAM芯片必須和 Avalon接口一樣以相同的時(shí)鐘驅(qū)動(dòng)。利用片內(nèi) PLL來調(diào)整 SDRAM控制器內(nèi)核與 SDRAM芯片之間的時(shí)鐘相位差。 22 SDRAM控制器內(nèi)核 23 SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 PPL(片內(nèi)鎖相環(huán) )：通常用于調(diào)整 SDRAM控制器內(nèi)核與SDRAM芯片之間的相位差 。 Avalon三態(tài)橋 ： SDRAM控制器可與現(xiàn)有三態(tài)橋共用引腳 ，這用能減少 I/O引腳使用 ， 但將降低性能 。 fMAX(最高時(shí)鐘頻率 )：目標(biāo) FPGA的系列和整個(gè)硬件設(shè)計(jì)都會(huì)影響硬件設(shè)計(jì)可實(shí)現(xiàn)的最高時(shí)鐘頻率 。 24 SDRAM控制器內(nèi)核 ? － SDRAM 內(nèi) 核 配 置 選 項(xiàng) 可直接選擇預(yù)定義的SDRAM芯片型號(hào)，對(duì)話框?qū)⒆詣?dòng)改變下面兩個(gè)選項(xiàng)卡的值來匹配指定配置。 Memory Profile ： 用于指定 SDRAM的結(jié)構(gòu)。 例如地址和數(shù)據(jù)線寬度，片選信號(hào)的數(shù)目和區(qū)的數(shù)目等。 25 SDRAM控制器內(nèi)核 數(shù)據(jù)寬度 ? 允許值： 1 3 64 ? 默認(rèn)值： 32 ? 描述：該值確定 dq總線 (數(shù)據(jù) )和 dqm總線 (字節(jié)使能 )的寬度。具體數(shù)值請(qǐng)查閱 SDRAM數(shù)據(jù)手冊(cè)。 26 SDRAM控制器內(nèi)核 結(jié)構(gòu)設(shè)置－片選 ? 允許值： 8 ? 默認(rèn)值： 1 ? 描述： 獨(dú)立芯片的數(shù)目在SDRAM子系統(tǒng)中選擇。通過使用多個(gè)片選信號(hào)， SDRAM控制器可組合多個(gè) SDRAM芯片為一個(gè)存儲(chǔ)器子系統(tǒng)。 27 SDRAM控制器內(nèi)核 結(jié)構(gòu)設(shè)置－區(qū) ? 允許值： 4 ? 默認(rèn)值： 4 ? 描述： 區(qū)的數(shù)目 ,該值確定連接到 SDRAM的 ba總線（區(qū)地址）寬度。具體數(shù)值請(qǐng)查閱 SDRAM數(shù)據(jù)手冊(cè)。 28 SDRAM控制器內(nèi)核 地址寬度設(shè)計(jì)－行 ? 允許值： 1 1 1 14 ? 默認(rèn)值： 12 ? 描述： 行地址位的