【正文】 USE 。039。 IF(send_count = 13) THEN 13 delay time IF(recyle = 0) THEN data_temp = 1011000010。 串行口通信模塊程序： LIBRARY IEEE。139。 adc_cs = 39。 qidong 39。 END IF。 (max+1)*2 fenpin CONSTANT max2 :INTEGER := 1249。老師對科學(xué)對事業(yè)的進(jìn)取精神時刻激勵著學(xué)生不畏艱難，奮力拼搏。 . . 圖 采集的最大電壓 圖 最高電壓信號 測試的結(jié)果如圖 ，圖 系統(tǒng)采集到的 A/D最高轉(zhuǎn)換電壓，即參考電壓 ；圖 顯示的是系統(tǒng)能采樣的最低電壓信號。程序的仿真及波形圖如圖 、 、 所示 。而后， AD 重新初始化?？梢圆桓淖?C1，只是增大 C C3和 C4。 . . 圖 顯示電路 MAX3232 概述 MAX232 線驅(qū)動器 /接收器 ,專為 EIA232E 通信接口設(shè)計，該器件特別適用于電池供電系統(tǒng)，這是由于其低功耗關(guān)斷模式可以將功耗減小到 5μ W以內(nèi)。除七段數(shù)碼管外，還有十四及十六劃的顯示器，但現(xiàn)在已被 點陣 顯示器（ Dotmatrix）所取代。 74LS138 引腳如圖 所示，真值 表 如表 所示 。時鐘的占空比最好為 1/2 ,最小時鐘周期必須大于 400ns。 ADS7822 的內(nèi)部結(jié)構(gòu)如圖 所示 。 輸入電路的原理圖如圖 所示 。根據(jù) Gartner Dataquest 調(diào)查，顯示 通信 系統(tǒng)時鐘分頻 A/D 轉(zhuǎn)換 開始 . . 在 2020 年僅消費電子市場對 FPGA 需求就將達(dá)到 3億 9千萬美元， 2020 年，增加到11億 6千萬美元，年復(fù)合增長率 (CAGR)為 %。設(shè)計人員可以從各種設(shè)計輸入、處理和校驗選項中進(jìn)行選擇從而使設(shè)計環(huán)境用戶化。而 VB、 VC需利用組件技術(shù)實現(xiàn)軟面板的設(shè)計，這使程序設(shè)計變得非常麻煩。 第二章主要是系統(tǒng)的整體框架設(shè)計。 262XA共有 21路模擬輸入通道，可直接測量電壓、電流、溫度、頻率等，并且它還有許多其他功能。隨著計算機(jī) 技術(shù)的高速發(fā)展，人們利用現(xiàn)代數(shù)字信號處理技術(shù)來進(jìn)行高速、大量地處理信息有了非常有效的手段，而數(shù)據(jù)采集技術(shù)在其中起著非常關(guān)鍵的作用。 ADS7822 轉(zhuǎn)換輸出的 12 位數(shù)字信號在 FPGA 內(nèi)經(jīng)過處理以后被傳送到顯示設(shè)備以及 RS232 串行口，最后通過 RS232總線接口把暫存在 FPGA 的數(shù)據(jù)傳送到 PC主機(jī)，系統(tǒng)在 Quartus II 軟件環(huán)境下，將滿足系統(tǒng)功能的 VHDL 程序下載到 FPGA 內(nèi)， FPGA 設(shè)計的內(nèi)部模塊和時鐘信號用來進(jìn)行電路的控制及數(shù)據(jù)緩存和數(shù)據(jù)傳送。配置數(shù)據(jù)可以存儲在片外的 EPROM或者計算機(jī)上，設(shè)計人員可以控制加載過程，在現(xiàn)場修改器件的邏輯功能。雖然這些數(shù)據(jù)采集器的功能無比強(qiáng)大 ，但是成本都較昂貴。 2 系統(tǒng)框架設(shè)計 設(shè)計方案 計算機(jī)端軟件選擇 方案一 ： 采用 VB、 VC設(shè)計軟件界面。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設(shè)計庫、模塊化工具等優(yōu) 點， 支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ ALTERA Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬 件配置的完整 PLD設(shè)計流程。 因此，本系統(tǒng)選擇方案一，即利用 QuartusⅡ軟件實現(xiàn)系統(tǒng)設(shè)計。 Altera最近推出的 Nios II系列軟核處 理器支持 Cyclone II FPGA系列。 In： 模擬信號輸入反相端 ,與地或遠(yuǎn)端傳感信號參考點相連 。 芯片采用三線制串行接口與微控制器相連。例如，若 VDD=+5V， VSS=0， VEE=，則 0～5V的數(shù)字信號可控制 ～ 的模擬信號。 第 2~9腳 “ A” 信號輸入輸出端， A1=B、 A8=B8， A1與 B1是一組，如果DIR=1,OE=“ 0” 則 A1輸入 B1輸出，其它類同。而用途也由初時作為指示燈、顯示板等；隨著白光發(fā)光二極管的出現(xiàn)而續(xù)漸發(fā)展至被用作照明。電荷泵工作在非連續(xù)模式，一旦輸出電壓低于 ，將開啟電荷泵；輸出電壓超過 ，即刻關(guān)閉電荷泵。串口通信電 路 如圖 。 與時鐘模塊相同，在工程中，新建 VHDL 文件，將 A/D 轉(zhuǎn)換控制程序錄入。 A/D 轉(zhuǎn)換得到的是一串 12 位數(shù)字量，開發(fā)板上用戶 LED 只有 8個，所以，通過編程只保留了高 8 位。完成了系統(tǒng)硬件電路設(shè)計及相關(guān)軟件設(shè)計，并對核心控制電路進(jìn)行了仿真分析。 USE 。) THEN IF(count1 = max1) THEN clk1 count1 = 0。 USE 。 SIGNAL state : statues := init。 END IF。 END IF。 uart_key : in std_logic_vector(7 downto 0)。139。 send_count = send_count + 1。 led_dataout = 11110000。 END IF。 ELSIF(recyle = 3) THEN data_temp = 39。 SIGNAL send_count : integer range 0 to 20 :=0。 WHEN OTHERS = NULL。 ELSE count = count +1。 adc_cs = 39。 t_flag : buffer integer range 0 to 3 :=0。 ELSE count2 = count2 + 1。 END clock。 ，重新排布輸入電路或使用更大尺寸的電路板可以使通道數(shù)增加。由最 圖 通信系統(tǒng)調(diào)試 小量化單位可以計算當(dāng)前電壓值。 . . 圖 A/D轉(zhuǎn)換仿真波形圖 通信子程序模塊 通信程序主要功能是把轉(zhuǎn)換后的數(shù)字量 經(jīng)過處理送到串行口，數(shù)據(jù)發(fā)送過程中，分別設(shè)置 0為起始位， 1 為停止位。當(dāng)芯片準(zhǔn)備轉(zhuǎn)換時，標(biāo)志位為 1， adc_cs 為低，如果計數(shù)到 3，即經(jīng)過了三個時鐘周期，芯片啟動，此時計數(shù)器歸零。關(guān)閉電源時， MAX3232允許輸出端驅(qū)動至最高 177。將當(dāng)前二進(jìn)制數(shù)轉(zhuǎn)化為十進(jìn)制數(shù)，假如為 a,則輸入電壓 U=a 圖 74HC245內(nèi)部結(jié)構(gòu)圖 七段數(shù)碼管 七段數(shù)碼管 （ Sevensegment display）為常用顯示數(shù)字的 電子元件 。 CD4051 相當(dāng)于一個單刀八擲開關(guān)，開關(guān)接通哪一通道，由輸入的 3位地址碼 ABC 來決定。當(dāng) Vref = 時 ,差動輸入的最大值也為 。 DCLOCK： 數(shù)據(jù) 時鐘端 。四個串行配置器件(1Mbit， 4Mbit， 16Mbit 和 64Mbit)提供了節(jié)省空間的 8 腳和 16腳 SOIC 封裝。程序的主流程圖如圖。 Max+plusⅡ是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大可 編程邏輯器件的供應(yīng)商之一。 方案二 ： 采用 Labview 軟件完成界面的設(shè)計。 在經(jīng)過對國內(nèi)外現(xiàn)有的數(shù)據(jù)采集行業(yè)產(chǎn)品的性能、價格和功能了解，其大概情況是，國外的數(shù)據(jù)采集器的精度高，速度快，功能強(qiáng)大，但是價格比較昂貴，并且一般來說體 積都比較大，操作也復(fù)雜，可重復(fù)編程能力比較弱，而國內(nèi)的采集器價格便宜，在性能上還有上升的空間，所以在我國現(xiàn)有的基礎(chǔ)上 ，融合更為先進(jìn)的技術(shù)、工藝，制造出性價比更高，可再編程能力高，小巧而又實用的的測量儀器不失為儀器開發(fā)領(lǐng)域的一個熱點。從近來國外公司展示的新產(chǎn)品可以看出主要的發(fā)展可以概括為功能多樣，體積減小和使用方便等三個方面。信息采集系統(tǒng)在確定了信息的采集原理和測量方法之后，就需要設(shè)計和組成信息采集的測量系統(tǒng)。由于信息本身它不具備傳輸和交換的功能，所以我們只能夠通過一定的方法和手段將信息轉(zhuǎn)化為我們能夠知道 的信號。 國內(nèi)外 的 研究現(xiàn)狀 國外方面，隨著 微電子技術(shù)、計算機(jī)技術(shù)、測控技術(shù)和數(shù)字通信技術(shù)的發(fā)展，目前國外數(shù)據(jù)采集技術(shù)有了很大發(fā)展。它可以與微機(jī)通訊，建立設(shè)備狀態(tài)數(shù)據(jù)庫，可測量振動信號的加速度、速度和位移，還可測量電壓信號和轉(zhuǎn)速信號，采樣頻率為 1Hz10KHz。由于其自帶的界面控件不是十分豐富，在許多測控軟件要求用戶界面具有和真實儀器相似外觀的情況下，用 VC實現(xiàn)常需要成千上萬條代碼，也常會產(chǎn)生效率太低的情況。 方案二： 采用 Max+plusⅡ 軟件開發(fā)系統(tǒng)。 系統(tǒng)軟件結(jié)構(gòu) 程序開始以后，系統(tǒng)時鐘被分頻輸入通信和 A/D 轉(zhuǎn)換模塊， A/D 轉(zhuǎn)換的結(jié)果送給顯示 程序模塊，顯示程序再將轉(zhuǎn)換的二進(jìn)制數(shù)輸入到通信模塊。這些串行配置器件定價為批量應(yīng)用，成本是相應(yīng) Cyclone II FPGA 的 10%。轉(zhuǎn)換時 ,數(shù)據(jù)在 DCLOCK的下降沿有效 ,在 CS下降沿后的第二個時鐘脈沖允許串行數(shù)據(jù)輸出 ,經(jīng)一個無效位后輸出的是 12 位有效數(shù)據(jù) 。 ADS7822 的使用注意事項 : （ 1）參考電壓的范圍為 50 mV～ + Vcc ,其大小直接決定了模擬輸入信號的范圍。當(dāng)輸入電壓有負(fù)值時， VEE 必 須接負(fù)電壓，其他時候可以接地。 第 20腳 VCC，電源正極。 系統(tǒng)中 LED 能顯示八位二進(jìn)制數(shù)， LED 被點亮說明對應(yīng)的數(shù)據(jù)位為“ 1” ,LED 熄滅表明對應(yīng)的數(shù)據(jù)位是“ 0”，八位二進(jìn)制數(shù)實際上是輸入到 ADS7822 芯片模擬電壓的編碼，全“ 1”表示參考電壓 ,可以通過 LED 顯示計算出當(dāng)前輸入電壓。發(fā)送器可并聯(lián)驅(qū)動多個接收器或鼠標(biāo)。在 adc_clk 的下降沿，芯片開始進(jìn)入初始化狀態(tài)，串行口使能端和計數(shù)器初值為0， adc_cs 為高電平。 圖 A/D轉(zhuǎn)換控制程序時序仿真 最后，在完成以上三個步驟以后，得到的仿真波形如圖 所示。如圖所示，循環(huán)顯示“ 61 7A 63 00”，這里， 61,7A,63,00 都是十六進(jìn)制數(shù)， 61H 對應(yīng) 8位二進(jìn)制數(shù)“ 01100001” ,表示接收到起始字符‘ a’ ； 7AH 表示 8. . 位二進(jìn)制數(shù)“ 01111010” ,收到的第二個數(shù) 據(jù)是字符‘ z’ ； A1H 表示的二進(jìn)制數(shù)為“ 10100001”（十進(jìn)制數(shù) 161） ,參考電壓 對應(yīng)的二進(jìn)制“ 11111111” 。 展望 針對系統(tǒng)設(shè)計的不足，提出改進(jìn)意見如下： ，并通過開發(fā)板上的數(shù)碼管顯示。 config_clk : buffer std_logic)。 . . uart_clk = not(uart_clk)。 uart_en : out std_logic。 t_flag = 0。139。 state = init。 SIGNAL data_temp : std_logic_vector(9 downto 0)。 recyle = recyle + 1。 END IF。 END func。 END IF。 amp。 bit_flag : out integer range 0 to 9 :=0。 . . WHEN over= adc_cs = 39。 WHEN start = t_flag = 2。 SIGNAL count : integer range 0 to 100。 USE 。 ad_clk = not(ad_clk)。 USE 。通過整個系統(tǒng)設(shè)計得到如下結(jié)論： 1． 串行口與上位機(jī)之間實現(xiàn)的是半雙工通信，串口的數(shù)據(jù)傳遞以后，上位機(jī)接收到并顯示。顯示系統(tǒng)調(diào)試結(jié)果如圖 所示，當(dāng)前輸出的數(shù)據(jù)位“ 01101100”，轉(zhuǎn)換的模擬電壓為 108 編譯的結(jié)果如圖 。 圖 串口通信電路 4 系統(tǒng)軟件設(shè)計 程序流程圖 時鐘分頻程序流程圖 程序 首先在實體中定義 I/O端口，然后在結(jié)構(gòu)體中定義三個常量信號、三個計數(shù)器，程序執(zhí)行到進(jìn)程， CLK_IN 上升沿時，如果計數(shù)器 1的值為 2，這時 adc_clk 的電平反轉(zhuǎn)，產(chǎn)生一個占空比為 50%的時鐘信號；如果計數(shù)器 1的值不是 2，那么計數(shù)器的值將自動加 1。每個電荷泵需要一個飛電容 (C C2)和一個儲能電容 (C C4)，產(chǎn)生V+和 V電壓。 LED 只能往一個方向?qū)ǎㄍ姡凶髡蚱茫ㄕ蚱珘海?dāng)電流流過時，電子與電洞在其內(nèi)重合而發(fā)出單色光，這叫電致發(fā)光效應(yīng)，而光線的波長、顏色跟其所采用的半導(dǎo)體物料種類與故意滲入的元素雜質(zhì)有關(guān)。如果 DIR=“ 0” ,OE=“ 0” 則 B1輸入 A1輸出 ,其它類同。這些開關(guān)電路在整個 VDDVSS和VDDVEE 電源范圍內(nèi)具