【正文】 p11 = conv_integer(x11)*c11。 x1 =x0。039。 x5 =(others=39。)。 begin process(clk) begin if rising_edge(clk) then if reset=39。 constant c2:integer :=8。 [11]嚴(yán)三國(guó)?，F(xiàn)代 DSP 技術(shù)，西安電子科技大學(xué)出版社， 2020。 在搜集資料的過程中，我在學(xué)校圖書館和網(wǎng)上查找各類相關(guān)資料，將這些寶貴的資料全部記錄下來，盡量使我的資料完整、精確、數(shù)量多，這有利于論文的撰寫。 圖 FIR 濾波器的幅頻響應(yīng) 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 20 圖 濾波器的相頻響應(yīng) 圖 幅頻響應(yīng)與相頻響應(yīng)的比較 圖 濾波器的沖激響應(yīng) 圖 濾波器的階躍響應(yīng) 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 21 圖 濾波器的零極點(diǎn) 圖 濾波器系數(shù) 圖 濾波器的量化 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 22 （ 3）修改 FIR 濾波器模型添加參數(shù)：把計(jì)算出的系數(shù)逐個(gè)填入到 FIR 濾波器模型中，如圖 所示。 如果存在 錯(cuò)誤（ Error） 信息 ， 則 SignalCompiler 會(huì)停止分析過程，并 將 錯(cuò)誤信息在 Matlab 主窗口“ Command Window”命令窗口中 顯示出來 ；在分析過程結(jié)束后，打開 SignalCompiler 窗口（如圖 所示），如果 存在 警告（ Warning），同 樣會(huì)把 警告信息顯示在命令窗口 中 。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA 進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì) HardCopy Stratix 器件用于批量成品。同時(shí)，一樣可以使用 Quartus?? 強(qiáng)大的 LogicLock 功能和 SignalTap 測(cè)試技術(shù)。 從長(zhǎng)期發(fā)展來看 ， FPGA 主要 被用于系統(tǒng)邏輯或時(shí)序控制上，很少 在 信號(hào)處理方面 得到 應(yīng)用，其主要原因是因?yàn)樵?FPGA 中缺乏實(shí)現(xiàn)乘法運(yùn)算的有效結(jié)構(gòu)。 因此 ，盡管 它 擁有多個(gè)硬件乘加器，使用了基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 8 環(huán)形疊代的方法進(jìn)行乘法操作，且許多 DSP 處理器還擁有使用多乘法器的并行指令，用于加速算術(shù)運(yùn)算，然而由于其順序的工作方式、較低的數(shù)據(jù)處理速率，以及缺乏實(shí)時(shí)工作的性能，使 得 其至今仍只適 用 于低端的數(shù)字信號(hào)處理。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 7 第 3 章 數(shù)字濾波器的總體設(shè)計(jì)方案 FIR 和 IIR 設(shè)計(jì)方法概述 IIR 數(shù)字濾波器設(shè)計(jì)方 法 [7]有脈沖響應(yīng)不變法和雙線性變換法等； FIR 數(shù)字濾波器設(shè)計(jì)方法有窗函數(shù)法、頻率采樣法、切比雪夫逼近法等。 從功能分類，濾波器可分為 高 通， 低 通，帶 阻 和帶 通 。從電阻，電容，電荷轉(zhuǎn)移器件，放大器等采樣濾波器（ SF） ，屬于離散時(shí)間系統(tǒng)中，振幅是連續(xù)的。在配電系統(tǒng)中使用的能源規(guī)劃和自動(dòng)檢測(cè) 。第五，語音編碼。信號(hào)或功率譜分析發(fā)現(xiàn)該數(shù)據(jù)信號(hào) 的頻譜的頻譜標(biāo)識(shí)信號(hào)的組合物 。本人完全意識(shí)到本聲明應(yīng)承擔(dān)的責(zé)任。大多數(shù)這些信號(hào)是模擬信號(hào)，也可將數(shù)字信號(hào)的一小部分。 數(shù)字濾波器廣泛的應(yīng)用于現(xiàn)代通信設(shè)備和各類控制系統(tǒng)中，在 這里 則 列舉 了 部分應(yīng)用最成功的領(lǐng)域?？梢曤娫捄鸵曨l會(huì)議產(chǎn)品的更新?lián)Q代。先 是 用MATLAB/Simulink 工具箱建立濾波器模型， 然后 用 SignalCompiler 把 Simulink的模型文件 (后綴是 .mdl)轉(zhuǎn)化為硬件描述語言 VHDL 文件，最后利用 QuartusII軟件 完成濾波器的仿真、配置、編譯和下載。如果 對(duì) 模擬信號(hào)進(jìn)行處理，通過 A / DC 和 D / AC，在匹配信號(hào)變換的形式，數(shù)字濾波器也可用于過濾模擬信號(hào)。 FIR 數(shù)字濾波器原理 FIR 數(shù)字 濾波器 [6]在 數(shù)字信號(hào)處理 的應(yīng)用中 扮演者舉足輕重的角色 ， FIR 數(shù)字濾波器可以提供理想的線性相位響應(yīng)，獲得了恒定的群延遲，在整個(gè)頻帶中，得基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 6 到的輸出信號(hào)的零失真，它是通過使用一些簡(jiǎn)單的算法。 對(duì)于線性相位濾波器 來說 ，通常采用 FIR 數(shù)字 濾波器，其單位脈沖響應(yīng) 該 滿足一定 的 條件，可以證明其相位特性在整個(gè)頻帶中是 有 嚴(yán)格線性的，這是模擬濾波器 所不能達(dá)到的 。如圖 圖 DSP處理器順序 工作方式與 FPGA的并行工作方式 在并行工作， FPGA 和 ASIC / ASSP 性能相當(dāng)，但比 DSP 處理器好得多。合成器可以 SynplifyPro ，也可以是 LelnardoSpectrum ，或使 用自己的 Altera 公司的 Quartus 。 DSP Builder 作為 Matlab 的一個(gè) Simulink 工具箱 ，使得用 FPGA 設(shè)計(jì)的 DSP系統(tǒng)可以通過 Simulink 的圖形化界面進(jìn)行建模、系統(tǒng)級(jí)仿真。隔開。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 17 圖 編輯模塊的“ Mask type” 設(shè)置完“ Mask type”后， SignalCompiler 就可以 為我們 正常地生成 VHDL 代碼了 。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 25 結(jié) 論 大四上學(xué)期末 ， 開始了畢業(yè)設(shè)計(jì)課題的挑選。沒有經(jīng)過實(shí)踐檢驗(yàn)的理論那都是站不住腳跟的， 平常在課堂上我們只是學(xué)一些理論的知識(shí)，而這次畢業(yè)設(shè)計(jì)就是將我們的理論知識(shí)來進(jìn)行實(shí)踐的大號(hào)時(shí)機(jī) 。 [7]張志恒 。 reset: in std_logic。 constant c11:integer :=33。039。)。 x2 =(others=39。 x8 =x7。 p4 = conv_integer(x4)*c4。 end beh。 p2 = conv_integer(x2)*c2。 x10 =x9。039。 x8 =(others=39。)。 constant c9:integer :=67。 use 。 [6]丁玉美，高西全。 在這次畢業(yè)設(shè)計(jì)中也使我們的同學(xué)關(guān)系更進(jìn)一步了，同學(xué)之間互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對(duì)我們更好的理解知識(shí)，所以在這里非常 感謝幫助我的同學(xué)。 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 24 圖 綜合后生成的 TCL 文件 Quartus II 編譯 通過軟件獲取 VHDL文件則可以對(duì) Verilog綜合器 進(jìn)行調(diào)用 ，選用 Quartus Ⅱ ，獲得它 網(wǎng)表文件對(duì)應(yīng)的 RTL 電路圖。把 4 個(gè)子系統(tǒng) fir4tap 的輸出端口 out1 連接起來，接入一個(gè) 4 輸入端口的加法器，得到 FIR 濾波器的輸出 yout。 打開 Quartus II 軟件的 在 Tools 中點(diǎn)擊進(jìn)入License Setup 界面， 勾上 “ Use LM_LICENSE_FILE variable” ， PC 用戶通過新建環(huán)境變量 LM＿ LICENSE＿ FILE 來指定 license 的保存路徑 。 以往我們所 使用的 Matlab 工具僅僅 是 作為 DSP 算法的建模和基于純數(shù)學(xué)的仿真，其數(shù)學(xué)模型 不能 為 我們 硬件 DSP 應(yīng)用系統(tǒng) 來 直接產(chǎn)生實(shí)用的程序代碼，仿真 測(cè)試 的結(jié)果也往往是基于數(shù)學(xué)的算法結(jié)果。從上一步中的 DSP Builder 設(shè)計(jì)流程的 VHDL 文件（從 Simulink 模型文件。它還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。 FIR 數(shù)字濾波器不能用于轉(zhuǎn)換模擬濾波器設(shè)計(jì)方法是經(jīng)常使用窗函數(shù)法和頻率采樣法。一般對(duì) IIR 數(shù)字濾波器，通常只用幅頻響應(yīng) 函數(shù)|H（ ejw） |來描述設(shè)計(jì)指標(biāo)，相頻特性一般不作要求。因此，數(shù)字濾波和模擬濾波相同的概念，但是該信號(hào)并實(shí)現(xiàn)不同的濾波方法的形式。 FPGA（現(xiàn)場(chǎng)可編程門陣列）器件 FPGA 器件 與采用 DSP 器件相對(duì)應(yīng)，用可編程邏輯器件實(shí)現(xiàn)數(shù)字濾波器， 它 主要適用于一些要求 比 較高的實(shí)時(shí)性場(chǎng)合，在可編程邏輯器件容量不斷增大、速度不斷提高 的情況下，使單片系統(tǒng)集成 成 為了可能 [3]。 電視 數(shù)字電視取代模擬電視是一個(gè)必然的趨勢(shì)。 研究現(xiàn)狀 在信號(hào)處理 的 過程中， 我們 所處理的信號(hào)往往 與噪聲 混 合 ，信號(hào)傳輸 和 處理中 一個(gè) 十分重要的問題 就是消除或者減弱從接收到的信號(hào)中的噪音 。影響 并 改變著我們的生產(chǎn) 和 生活方式， 所以 受到了廣泛的關(guān)注。數(shù)字濾波器根據(jù)單位脈沖響應(yīng)的不同，可分為 FIR(有限長(zhǎng)脈沖響應(yīng) )濾波器和 IIR(無限長(zhǎng)脈沖響應(yīng) )濾波器，F(xiàn)IR 的優(yōu)點(diǎn)在于具有良好的相位特性， IIR 的優(yōu)點(diǎn)在于具有良好的幅頻特性，可以根據(jù)不同的系統(tǒng)性能要求選擇不同的濾波器。編碼的信號(hào)，以實(shí)現(xiàn)數(shù)據(jù)壓縮的目的。近年來，這 5方面都取得了不少研究成果，并且，在市場(chǎng)上已經(jīng)出現(xiàn)了一些相關(guān)的軟件和硬件產(chǎn)品，例如，盲人閱讀機(jī)、啞人語音合成器、口授打印機(jī)、語音應(yīng)答機(jī)，各種會(huì)說話的儀器和玩具，以及通信和視頻產(chǎn)品大量使用的音頻壓縮編碼技術(shù)。在經(jīng)濟(jì)領(lǐng)域被應(yīng)用到股市預(yù)測(cè)和經(jīng)湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 3 濟(jì)分析。數(shù)字濾波器（ DF）是由一個(gè)加法器，乘法器，一個(gè)延遲存儲(chǔ)單元，時(shí)鐘濾波電路和其他數(shù)字邏輯單元構(gòu)成。還請(qǐng)注意，數(shù)字濾波器的傳遞函數(shù) H（ EJW）是周期性的在 2π，低通帶濾波器在2π的整數(shù)倍，而高頻帶在π的奇數(shù)倍，即，模擬的附近過濾器是有區(qū)別的。 IIR 濾波器的設(shè)計(jì)方法可以有兩種類型的設(shè)計(jì)方法，我們經(jīng)常使用的設(shè)計(jì)方法是通過開展模擬濾波器設(shè)計(jì)方法的手段。如其硬件結(jié)構(gòu)的不可變性導(dǎo)致了 它的 總線的不可改變性，固定的數(shù)據(jù)總線寬度，已成為 DSP 處理器難以通過一個(gè)的瓶頸。 基于 FPGA 的 DSP 設(shè)計(jì)流程 本次設(shè)計(jì)采用系統(tǒng)級(jí)的開發(fā)方法，開發(fā)流程如圖 。與 DSP Builder 配合使用的 HDL 仿真器是 ModelSim。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。 通過 上述 的 流程， 然后 點(diǎn)擊 圖標(biāo)， 系統(tǒng)就會(huì)將 *.mdl文件 轉(zhuǎn)換成 VHDL 文件。 圖 階 高 通 FIR 濾波器 IDE 軟件工具 生成 VHDL 文件并用 Synplify 進(jìn)行綜合 （ 1） 雙擊 SignalCompiler， 對(duì)以上的設(shè)計(jì)模型進(jìn)行分析，選擇相應(yīng)的 芯片 ，將以上設(shè)計(jì)模塊圖文件 “ 翻譯 ” 成 VHDL 語言 ，如圖 所示。 當(dāng)我終于完成了所有的任務(wù)后整個(gè)人都很累，但同時(shí)看著電腦熒屏上的畢業(yè)設(shè)計(jì)稿件我的心里是甜的，我覺得這一切都值了。 EDA 技術(shù)與 VHDL，清華大學(xué)出版社， 2020。 [12]任 愛峰等。 constant c4:integer :=33。 then x15 =(others=39。039。)。 else x15 =x14。 end if。 p13 = co