【正文】 SIGNAL clken :STD_LOGIC。 clken : out std_logic。 end if。 end if。139。 counter=00。 row:in std_logic_vector(3 downto 0)。 end if。139。該模塊的邏輯框圖如圖 46 所示。039。139。 end if。 附 錄 26 signal a_hour:integer range 0 to 23。 sec=sec_temp。 if min_tune=39。 signal hour_temp:integer range 0 to 23。139。許金星 老師以其淵博的學(xué)識、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、求實(shí)的工作作風(fēng)和他敏捷的思維給我留下了深刻的印象，我將終生難忘 。 在此次的數(shù)字鐘設(shè)計(jì)過程中，更進(jìn)一步地熟 悉有關(guān)數(shù)字電路的知識和具體應(yīng)用。 PORT ( clock0 : IN STD_LOGIC 。 inclock : IN STD_LOGIC 。 WHEN 1000 = Tone=10110000010 。 LIBRARY IEEE。 ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) )。139。 GenSpkS : PROCESS(PreCLK, Tone) 11 位可預(yù)置計(jì)數(shù)器 VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0)。 Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。m2=min2。 end process setmin2。event and clk=39。 then if seth1=0010and seth2=0011 then seth1=0000。 else if sec2=1001then sec1=sec1+1。139。 分鐘十位 m110:process(clk,min2,sec1,sec2,md1,md2) begin if clk39。event and clk=39。 signal sec1:std_logic_vector(3 downto 0)。 use 。 2）各部分的組成 根 據(jù)系統(tǒng)的設(shè)計(jì)要求，整個系統(tǒng)分為 7個模塊：鬧鐘控制器，譯碼器，鍵盤緩沖器，鬧鐘寄存器，時(shí)間計(jì)數(shù)器，顯示驅(qū)動器，分頻器。有的軟件 3 種輸入方法都支持，如 ActiveHDL。 選題背景 2 第二章 FPGA簡介 3 第二章 FPGA 簡介 FPGA 概述 FPGA 是現(xiàn)場可編程門陣列（ Field Programmable Gate Array） 的簡稱，與之相應(yīng)的 CPLD 是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/PGFA。 EDA 技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在 EDA 工具軟件平臺上，對以硬件描述語言 VHDL 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動地完成邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。 當(dāng)今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。 當(dāng) ALARBUTTON 為高電平時(shí)，表示用戶按下 ALARM 鍵。當(dāng)數(shù)字 鬧 鐘處于計(jì)時(shí)狀態(tài)時(shí)， 3 個計(jì)數(shù)器允許計(jì)數(shù)，且秒、分、時(shí)計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號分別為 CLK,秒的進(jìn)位 , 分的進(jìn)位 。 signal seth2:std_logic_vector(3 downto 0)。 end if。 end if。 第四 章 模塊電路設(shè)計(jì) 11 end process m110。event and clk=39。 時(shí)間設(shè)置小時(shí)部分 sethour1:process(clk,seth2) begin if clk39。 end if。 and md2=01then setm2=setm2+1。 then計(jì)時(shí)時(shí)間顯示和設(shè)置模式 h1=hou1。 USE 。 THEN Count4 := Count4 + 1。 DelaySpkS : PROCESS(FullSpkS)將輸出再 2 分頻，展寬脈沖，使揚(yáng)聲器有足夠功率發(fā)音 VARIABLE Count2 : STD_LOGIC。 USE 。 END PROCESS。 WHEN 0101 = Tone=10010101101 。 LIBRARY altera_mf。 init_file : STRING。 在有條件的情況下，為驗(yàn)證所設(shè)計(jì)程序是否正確， 將程序下載到 FPGA 器件中進(jìn)行硬件測試。 本設(shè)計(jì)是采用硬件描述語言和 FPGA 芯片相結(jié)合進(jìn)行的數(shù)字鐘的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。 architecture behave of div22118400 is signal temp: integer range 0 to 22118399。 hour: out integer range 0 to 23)。 else sec_temp=sec_temp+1。 end if。 disp:out std_logic)。 then if a_sec=59 then a_sec=0。 disp=39。 end if。 （ 4） 按鍵消抖 本模塊用于當(dāng)有按鍵按下時(shí)，采用軟件消抖的辦法去除按鍵抖動。 key_pre=counter(0)and counter(1)and counter(2)and counter(3)。 counter=0000。 use 。139。event and clky=39。139。 end if。 ARCHITECTURE one OF clock IS COMPONENT shizhong PORT (clk : in std_logic。 END COMPONENT。 u2 : NoteTabs PORT MAP (clk=CLK8HZ, ToneIndex=ToneIndex)。 COMPONENT NoteTabs PORT ( clk : IN STD_LOGIC。 （ 6） 頂層電路設(shè)計(jì) LIBRARY IEEE。 process(clky) 鍵碼信號賦值 begin if(clky39。 end loop。 counter=counter+39。 end ajsm。 end process。)then if(sig2=39。 use 。 附錄 27 end if。 then if a_sec=0 then if a_min=0 then if a_hour=0 then index=39。 then if a_min=59 then a_min=0。then index=39。 end behave。 else min_temp=min_temp+1。 then sec_temp=0。 end if。 4. 王開軍 ,姜宇柏，面向 CPLD/FPGA的 VHDL設(shè)計(jì) ,機(jī)械工業(yè)出版社 ,2020， 2865。 在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。 END COMPONENT。 ARCHITECTURE SYN OF music IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (3 DOWNTO 0)。 WHEN 1100 = Tone=11001010110 。 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0)。 選題背景 14 inclock : IN STD_LOGIC 。139。139。 ARCHITECTURE one OF Speakera IS SIGNAL PreCLK, FullSpkS : STD_LOGIC。 else 鬧鈴時(shí)間現(xiàn)實(shí)和設(shè)置模式 h1=seth1。139。 elsif setm2=1001then setm1=setm1+1。 end if。end if。039。 then if (min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then min1=0000。 elsif hou2=1001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou2=0000。event and clk=39。 md1:in std_logic。 鍵盤緩沖器：是一個移位寄存器，暫存用戶鍵入的數(shù)字，并且實(shí)現(xiàn)用戶鍵入數(shù)字在顯示器上從左到右依次顯示。一般大都使用成熟的 IP核和中小規(guī)模 集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用率很高，但是但項(xiàng)目很大的時(shí)候，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來設(shè)計(jì)基于狀態(tài)機(jī)思想的時(shí)序電路。通過軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在 PCB 完成以后，利用 CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動硬件電路。仿真和驗(yàn)證的結(jié)果表明，該設(shè)計(jì)方法切實(shí)可行，該數(shù)字鬧鐘 可以實(shí)現(xiàn)調(diào)時(shí)定時(shí)鬧鐘播放音樂功能具有一定的實(shí)際應(yīng)用性。電子設(shè)計(jì)自動化 (Electronic Design Automation，即 EDA)技術(shù)是指包括電路系統(tǒng)設(shè)計(jì)、系統(tǒng)仿真、設(shè)計(jì)綜合、 PCB 版圖設(shè)計(jì)和制版的一整套自動化流程。編程語言主要有VHDL 和 Verilog 兩種硬件描述語言；編程工具主要是兩大廠家 Altera 和 Xilinx的集成綜合 EDA 軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三方工具（如 FPGA Express、 Modelsim、 Synposys SVS 等） 。 CPLD/FPGA 系統(tǒng)設(shè)計(jì)的工作流程如圖 22所示。 選題背景 8 當(dāng)數(shù)字 鬧 鐘處于計(jì)時(shí)狀態(tài)時(shí)，秒計(jì)數(shù)器的進(jìn)位輸出信號作為分鐘計(jì)數(shù)器的計(jì)數(shù)信號，分鐘計(jì)數(shù)器的進(jìn)位輸出信號又作為小時(shí)計(jì)數(shù)器的計(jì)數(shù)信號時(shí)、分、秒的計(jì)時(shí)結(jié)果通過 4個數(shù)碼管來動態(tài)顯示。 signal min1:std_logic_vector(3 downto 0)。039。039。 end if。end if。 end if。139。then if setm2=1001then setm2=0000。 end process speaker。 end process disp。 ELSIF clk39。 END IF。 END PROCESS。139。 WHEN 0001 = Tone=01100000101 。 END。 address_aclr_a : STRING。仿真波形： 圖 當(dāng) A=0， B=0,C=1 時(shí)是對鬧鐘進(jìn)行校 時(shí) ，鬧鐘分個位和分十位會以六十進(jìn)制循環(huán)增加，并且不對時(shí)進(jìn)位 。 研究展望 本設(shè)計(jì)中雖然有控制鍵對時(shí)鐘進(jìn)行控制，但是用到的按鍵太多，在實(shí)際應(yīng)用上存在不足。 參考文獻(xiàn) 23 附 錄 24 附錄 1 部分模塊代碼 （ 1）分頻器關(guān)鍵代碼 entity div22118400 is port(clk:in std_logic。 min_tune:in std_logic。 then 附錄 2