【正文】 辦法去除按鍵抖動(dòng)。039。 end if。 disp=39。 disp=39。 end if。 then if a_sec=59 then a_sec=0。disp=39。 disp:out std_logic)。 stop:in std_logic。 end if。 end if。 else sec_temp=sec_temp+1。hour_temp=0。 hour: out integer range 0 to 23)。 end process。 architecture behave of div22118400 is signal temp: integer range 0 to 22118399。 6. 高吉祥 ， 電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì) ， 電子工業(yè)出版社 ， 2020。 本設(shè)計(jì)是采用硬件描述語(yǔ)言和 FPGA 芯片相結(jié)合進(jìn)行的數(shù)字鐘的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。 此次的數(shù)字鐘設(shè)計(jì)重 在于按鍵的控制和各個(gè)模塊代碼的編寫(xiě)，雖然能把鍵盤接口和各個(gè)模塊的代碼編寫(xiě)出來(lái)，并能正常顯示，但對(duì)于各個(gè)模塊的優(yōu)化設(shè)計(jì)還有一定的缺陷和不足。 在有條件的情況下，為驗(yàn)證所設(shè)計(jì)程序是否正確， 將程序下載到 FPGA 器件中進(jìn)行硬件測(cè)試。 altsyncram_ponent : altsyncram GENERIC MAP ( intended_device_family = Cyclone, width_a = 4, widthad_a = 8, numwords_a = 256, operation_mode = ROM, outdata_reg_a = UNREGISTERED, address_aclr_a = NONE, outdata_aclr_a = NONE, width_byteena_a = 1, init_file = , lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=rom2, lpm_type = altsyncram) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0)。 init_file : STRING。 width_a : NATURAL。 LIBRARY altera_mf。 WHEN 1111 = Tone=11011000000 。 WHEN 0101 = Tone=10010101101 。 END。 END PROCESS。 END COMPONENT。 USE 。139。 DelaySpkS : PROCESS(FullSpkS)將輸出再 2 分頻，展寬脈沖，使揚(yáng)聲器有足夠功率發(fā)音 VARIABLE Count2 : STD_LOGIC。 FullSpkS = 39。 THEN Count4 := Count4 + 1。 BEGIN PreCLK = 39。 USE 。 m1=setm1。 then計(jì)時(shí)時(shí)間顯示和設(shè)置模式 h1=hou1。139。 and md2=01then setm2=setm2+1。 end if。 end if。 sethour2:process(clk,md1,md2,seth1) begin if clk39。 時(shí)間設(shè)置小時(shí)部分 sethour1:process(clk,seth2) begin if clk39。 秒個(gè)位 s220:process(clk) begin if clk39。event and clk=39。 else if (sec1=0101 and sec2=1001) or(md1=39。 第四 章 模塊電路設(shè)計(jì) 11 end process m110。039。 end if。039。 end if。 then if (hou1=0010 and hou2=0011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou1=0000。 signal seth2:std_logic_vector(3 downto 0)。 clken:out std_logic。當(dāng)數(shù)字 鬧 鐘處于計(jì)時(shí)狀態(tài)時(shí)， 3 個(gè)計(jì)數(shù)器允許計(jì)數(shù)，且秒、分、時(shí)計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)分別為 CLK,秒的進(jìn)位 , 分的進(jìn)位 。 時(shí)間計(jì)數(shù)器：實(shí)際上是一個(gè)異步復(fù)位 、異步置數(shù)的累加器，通常情況下進(jìn)行時(shí)鐘累加計(jì)數(shù)，必要時(shí)可置入新的時(shí)鐘值，然后從該值開(kāi)始新的計(jì)數(shù)。 當(dāng) ALARBUTTON 為高電平時(shí)，表示用戶按下 ALARM 鍵。由于狀態(tài)機(jī)到 HDL 語(yǔ)言有一種標(biāo)準(zhǔn)的對(duì)應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。這些優(yōu)點(diǎn)使得 CPLA/FPGA技術(shù)在 20世紀(jì) 90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了 EDA軟件和硬件描述語(yǔ)言 HDL 的進(jìn)步。 當(dāng)今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展。 鬧鐘總體系統(tǒng)包括如下幾步分組成：用于鍵盤輸入預(yù)置數(shù)字的鍵盤緩沖 器；用于時(shí)鐘計(jì)數(shù)的計(jì)數(shù)器；用于保存鬧鐘時(shí)間的鬧鐘寄存器；用于顯示的七段數(shù)碼顯示器及控制以上各個(gè)部分協(xié)同工作的鬧鐘控制器。 EDA 技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言 VHDL 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。 (3) 調(diào)時(shí)調(diào)分調(diào)鬧鐘功能：當(dāng)需要校時(shí)或者要重新設(shè)置鬧鐘的時(shí)間時(shí)，可通過(guò)實(shí)驗(yàn)箱上的按鍵控制。 選題背景 2 第二章 FPGA簡(jiǎn)介 3 第二章 FPGA 簡(jiǎn)介 FPGA 概述 FPGA 是現(xiàn)場(chǎng)可編程門陣列（ Field Programmable Gate Array） 的簡(jiǎn)稱，與之相應(yīng)的 CPLD 是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device）的簡(jiǎn)稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/PGFA?？删幊踢壿嬆K CLB 是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長(zhǎng)度的連接線段和一些可編程連接開(kāi)關(guān)，它們將各個(gè) CLB 之間或 CLB、 IOB之間以及 IOB之間連接起來(lái)，構(gòu)成特定 功能的電路 FPGA 編程原理 硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開(kāi)發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫(huà)出系統(tǒng)框圖，選擇芯片，設(shè)計(jì) PCB 并最終形成樣機(jī)。有的軟件 3 種輸入方法都支持，如 ActiveHDL。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。 2）各部分的組成 根 據(jù)系統(tǒng)的設(shè)計(jì)要求，整個(gè)系統(tǒng)分為 7個(gè)模塊：鬧鐘控制器，譯碼器，鍵盤緩沖器，鬧鐘寄存器，時(shí)間計(jì)數(shù)器，顯示驅(qū)動(dòng)器，分頻器。 數(shù)字鐘的工作原理 數(shù)字 鬧 鐘電路的基本結(jié)構(gòu)由兩個(gè) 60 進(jìn)制計(jì)數(shù)器和一個(gè) 24 進(jìn)制計(jì)數(shù)器組成，分別對(duì)秒、分、小時(shí)進(jìn)行計(jì)時(shí)，當(dāng)計(jì)時(shí)到 23 時(shí) 59分 59秒時(shí)，再來(lái)一個(gè)計(jì)數(shù)脈沖，則計(jì)數(shù)器清零，重新開(kāi)始計(jì)時(shí)。 use 。 architecture one of shizhong is signal hou1:std_logic_vector(3 downto 0)。 signal sec1:std_logic_vector(3 downto 0)。 and md2=01 then當(dāng)時(shí)間為 23 點(diǎn)且處于校時(shí)狀態(tài)時(shí) hou1=0000。event and clk=39。139。 分鐘十位 m110:process(clk,min2,sec1,sec2,md1,md2) begin if clk39。039。139。 end if。 else if sec2=1001then sec1=sec1+1。 then if sec2=1001 then sec2=0000。 then if seth1=0010and seth2=0011 then seth1=0000。 then if (seth1=0010and seth2=0011)or seth2=1001then 選題背景 12 seth2=0000。event and clk=39。event and clk=39。 end process setmin2。 end if。m2=min2。s2=1111。 Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。139。 GenSpkS : PROCESS(PreCLK, Tone) 11 位可預(yù)置計(jì)數(shù)器 VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0)。 FullSpkS = 39。139。 END IF。 ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) )。 ELSIF (clk39。 LIBRARY IEEE。 THEN Tone=11111111111。 WHEN 1000 = Tone=10110000010 。 END IF。 inclock : IN STD_LOGIC 。 operation_mode : STRING。 PORT ( clock0 : IN STD_LOGIC 。仿真波形： 圖 當(dāng) A=0， B=0,C=0 時(shí)是對(duì)時(shí)鐘進(jìn)行校分，分個(gè)位和分 十位會(huì)以六十進(jìn)制循環(huán)增加，并且不對(duì)時(shí)進(jìn)位 。 在此次的數(shù)字鐘設(shè)計(jì)過(guò)程中，更進(jìn)一步地熟 悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。 59時(shí)變 0時(shí)，分計(jì)數(shù)模塊滯后計(jì)數(shù)，考慮的器件的延時(shí)，將程序中秒的進(jìn)位信號(hào)提前 1秒。許金星 老師以其淵博的學(xué)識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、求實(shí)的工作作風(fēng)和他敏捷的思維給我留下了深刻的印象，我將終生難忘 。 8. 趙志杰 ， 集成電路應(yīng)用識(shí)圖方法 ， 機(jī)械工業(yè)出版社 ， 2020， 3540。139。 alarm,ok:in std_logic。 signal hour_temp:integer range 0 to 23。 and ok=39。 if min_tune=39。 then if hour_temp=23 then hour_temp=0。 sec=sec_temp。 min_tune:in std_logic。 附 錄 26 signal a_hour:integer range 0 to 23。139。 end if。139。139。 a_min=59。039。 end process。該模塊的邏輯框圖如圖 46 所示。 end qudou。139。 end if。 end if。 ROW[3..0]是行輸入信號(hào)，與鍵盤的行線相連， COM[3..0]是列輸出信號(hào)，與鍵盤的列線相連。 row:in std_logic_vector(3 downto 0)。 tmp=row(0) and row(1) and row(2) and row(3)。 counter=00。 end if。139。 end process。 end if。)then if(tmp=39。 end if。 CLK : IN STD_LOGIC。 clken : out std_logic。 en : in std_logic)。 SIGNAL clken :STD_L