【正文】 ，在后半部分還對系統(tǒng)模型進行了訪真與程序調(diào)試。而 利用單片機作為控制系統(tǒng)的核心元器件，其最大的優(yōu)勢是電路簡單，價格便宜，實驗所需儀器少。當按下復位開關時，秒表清零并做好計時準備。 方案 二 ： 基于單片機的數(shù)字秒表的設計 本方案 采用 AT89C52 單片機，單片機的 P1 口杰數(shù)碼管顯示電路， P0 口杰鍵控數(shù)碼管的顯示， 口接入整點報時電路， RESET 接入復位和晶振電路。當然每一種方案都有其各自的優(yōu)點。 (6) 器件編程 數(shù)字秒表的 設計 的 要求 設計一個基于 FPGA 的數(shù)字秒表的具體化技術指標如下： (1) 能對 0 秒～ 12 小時 范圍進行計時； (2) 計時精度達到 10ms； (3) 設計復位開關和啟停開關，復位開關可以在任何情況下使用，使用以后計時器清零，并做好下一次計時的準備。 (5) VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。這種將設計實體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設計的基本點。此后 VHDL 在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。如配置了各種常用的硬件 描述 平臺 VHDL、Verilog HDL、 ABEL HDL 等；配置了多種能兼用和混合使用的邏輯描述輸入工具，如硬件描述語言文本輸入法（其中包括布爾方程描述方式、原理圖描述 方式、狀態(tài)圖描述方式等）以及原理圖輸入法、波形輸入法等；同時還配置了高性能的邏輯綜合、優(yōu)化和仿真模擬工具 [3]。設計者的工作僅限于利用軟件的方式，即利用硬件描述語言來完成對 系統(tǒng)硬件功能的描述，在 EDA 工具的幫助下就可以得到最后的設計結果。隨著電子技術與計算機技術的發(fā)展，熟練掌握和應用 EDA 技術已成為電子類及相關專業(yè)學生不可或缺的一項技能 。 關鍵字： FPGA； EDA； VHDL； Quartus II；數(shù)字秒表 The design of digital stop watch based on FPGA Abstract: EDA technology as electronic engineering of a new technology, greatly enhancing the electronic system design efficiency and reliability. The design is based on FPGA in Quartus II of VHDL language software with the hardware circuit to realize the function of digital a stopwatch, the pany CycloneII ALTRA series of EP2C5T144C8N chips for simulation, and the simulation results are given. Digital stopwatch there are five main modules, respectively is point’s frequency circuit, to shake circuit, timing circuit, control circuit, show circuit. With VHDL language programming to realize the function of each module of, again cases to achieve each module of the connection, and make the digital stopwatch function. This circuit can achieve good timing function, timing precision is high. Key Words： FPGA； EDA； VHDL； Quartus II； Digital stop watch 第 一 章 緒 論 數(shù)字秒表是日常生活中比較常見的電子產(chǎn)品，其設計也是 EDA 技術中 重要的設計之一 [1]。 經(jīng)費來源：學校（ ）、個人（ √ ）、尚無需要（ ）。 指導教師的投入 指導教師每周 指導 1 次，大約 1 小時； 指導形式：網(wǎng)絡（ √ ）、電話（ ）、面對面（ √ ）、其他 ； 指導效果： 好（ √ ）、 較好（ ）、一般（ ）、 差（ ）。 第一階 段： 2020 年月 11 月 20日前畢業(yè)設計 (論文 )題目上報指導老師。 用 VHDL 設計 1/100s 計時器，采用以下研究方法： （ 1） 確定系統(tǒng)的邏輯功能，建立算法流程，選擇電路結構，確定設計電路所需要的數(shù)據(jù)處理和控制模塊。 二、畢業(yè)論文（設計 )研究內(nèi)容、擬解決的主要問題： 研究內(nèi)容： 設計一款基于 VHDL的數(shù)字秒表，設計師在開發(fā)軟件 Quartus II進行輸入編譯、仿真，運用 VHDL 硬 件描述語言在實驗開發(fā)板上實現(xiàn) 秒表 的整體設計 ， 實現(xiàn)了鬧鐘系統(tǒng)計時、報警等功能 。本次設計的數(shù)字秒表是基于 FPGA芯片，利用 VHDL語言來編譯的，具有開關、時鐘和顯示功能，其體積小，攜帶方便。 EDA 仿真測試技術只需通過計算機就能對所設計的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點完成一系列準確的測試與仿真操作，在完成實際系統(tǒng)的安裝后還能對系統(tǒng)上的目標器件進行所謂邊界掃錨測試。答辯后根據(jù)答辯專家組意見再修改，提交最終版。 計 數(shù)字秒表 計 時范圍為 0. 1秒～ 12小時，首先需要獲得一個比較精確的計時基準信號，這里是周期為 1/10 s 的計時脈沖?；疽螅? 在 PC機上以 Quartus II 軟件為設計平臺，運用 VHDL 硬件描述語言在實驗開 發(fā)板上實現(xiàn) 秒表的整體設計。 （ 4） 202005至 202006 修改論文，答辯。 EDA技術中最為矚目的功能，即最具現(xiàn)代電子設計技術特征的功能就是日益強大的邏輯設計仿真測試技術。秒表做完日常生活中，應用特別廣泛，精確且方便的秒表就成為越來越多的人的選擇。掌握在 FPGA 開發(fā)環(huán)境和實現(xiàn)數(shù)字秒表的方法和步驟，有利于我更好地掌握數(shù)字秒表在 FPGA 上的實現(xiàn)方法，提高我學習 FPGA 和應用 FPGA 的興趣與水平。 （ 3）掌握 Quartus II 軟件平臺的應用和操作，學會用軟件設計并模擬仿 真電路，按照要求實現(xiàn)的功能去設計數(shù)字秒表。 在上述步驟后，按以下的方案進行畢業(yè)設計的實施。 影響時間投入的原因： 找工作（ ）、自身水平（ ）、其他原因 考研復習 。 學校計算機上機條件：好（ ）、較好（ √ ）、不好（ ）；約需 機時。該電路能夠實現(xiàn)計時功能，計時精度高 ,電路簡單。隨著基于 PLD 的 EDA 技術的發(fā)展和應用領域的擴大和深入，它在電子信息，通信工程，自動控制及計算機應用等領域的重要性日益突出。 EDA 技術就是以計算機為工具，在EDA 軟件平臺上，對以硬件描述語言 VHDL 為系統(tǒng)邏輯描述手段完成的設計文件自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯行局布線、邏輯仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工 作 [2]。 現(xiàn)代的 EDA 工具軟件已突破了早期僅能進行 PCB 版圖設計，或類似某些僅限于電路功能模擬的、純軟件范圍的局限，以最終實現(xiàn)可靠的硬件系統(tǒng)為目標，配備了系統(tǒng)設計自動化的全部工具。自 IEEE 公布了VHDL 的標準版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設計環(huán)境，或宣布自己的設計工具可以和 VHDL 接口。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。 (4) 對于用 VHDL 完成的一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設計轉變成門級網(wǎng)表。（也叫后仿真） 通常以上過程可以都在 PLD/FPGA 廠家提供的開發(fā)工具。 也可以用 FPGA 作為控制芯片，采用 EDA 技術用 VHDL 語言實現(xiàn)硬件電路。數(shù)碼管通常有發(fā)光二極管數(shù)碼管和液晶數(shù)碼管，本設計提供的是發(fā)光俄二極管。 一．設計要求 (秒表的功能描述 ) (1)要求設置復位開關。 論證分析 課題的角度來說可以選用 硬件電路， 單片機和 FPGA 芯片作為系統(tǒng)的 MCU，從優(yōu)勢上 硬件電路 所用的元器件便宜，不過電路較復雜，調(diào)試較難。將數(shù)字 秒表 系統(tǒng)的整體分解為各個模塊 電路 。常常使用分頻電路來得到數(shù)字系統(tǒng)中各種不同頻率的控制信號。 開始 1KHz CLK 輸入 設置中間變量 CNTER CLK 上升沿到來 CNTER9? Y N CNTER=0 ，NEWCLK=1 CNTER=CNTER+1 結束 去抖電路模塊 秒表面板上有 2個按鍵： CLR 鍵， QT 鍵。在 EDA 的設計應用中，軟件消抖的方法即可使用 RS 觸發(fā)器進行消抖，也可通過檢測按鍵按下的時間進行消抖。計數(shù)器是在數(shù)字系統(tǒng)中使用最多的時序電路，它不僅能用于對時鐘脈沖計數(shù)，還可以用與分頻，定時，產(chǎn)生節(jié)拍脈沖和脈沖序列以及進行數(shù)字運算等。 CARRY_OUT:進位輸出端。為了能夠直觀地顯示數(shù)字電路系統(tǒng)中的有關數(shù)據(jù)，人們常常使用一種被稱為七段數(shù)碼管。 第 四 章 硬件模塊介紹 FPGA 的簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎上進一步發(fā)展的產(chǎn)物?？梢哉f， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。它主要用來檢測數(shù)碼管是否損壞。在 Quartus II 上可以完成設計輸入、綜合、布線布局（適配）、仿真、下載和硬件測試這個流程，它提供了一種魚結構無關的設計環(huán)境，使設計者能方便地進行設計輸入、快速處理和器件編程。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時序分析器（ Timing Analyzer）、設計輔助模塊 （ Design Assistant）、 EDA 網(wǎng)表文件生成器（ EDA Nettles Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。 Quartus II 支持層次化設計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設計方式完成的模塊（元件）進行調(diào)用，從而解決了原理圖與 HDL 混合輸入設計的問題。 元器件的名稱 數(shù)量 檢測情況 EP2C5T144C8 1 正常使用 CD4511 8 正常使用 1K電阻 56 正常使用 電路板 1 正常使用 按鍵 2 正常使用 共陰數(shù)碼管 8 正常使用 排 針 36 正常使用 表 元器件材料表 程序檢測 按鍵?，F(xiàn)象正常，說 明 8 個 共陰數(shù)碼管 正常，可以使用。 (5) 整機聯(lián)調(diào)，使數(shù)字秒表電路按要求正常工作。 注意事項 在 FPGA 芯片上測試過程 引腳分配時要注意引腳的輸入輸出關系，否則將無法正常的進行數(shù)據(jù)傳輸。后來我發(fā)現(xiàn)是下載器的 USB 驅動程序電腦沒有識別，通過上網(wǎng)查找，在 C盤的 Quartus II 安裝目錄下的 alter中找到驅動程序，安裝后才可以進行硬件設置。 系統(tǒng)具有簡單、工作穩(wěn)定可靠等優(yōu)點．具有一定的實際意義。我的設計課題是 “基于 FPGA 的數(shù)字 秒表 的設計 ”。 參考文獻 [1] 陳躍東 .數(shù)字秒表系統(tǒng)設計 [J].自動化與儀器儀表， 2020, 270(1)： 65～ 97 . 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