【正文】 ........... 18 程序檢測 .......................................................... 18 電路組裝與調(diào)試 .................................................... 19 軟件調(diào)試 ............................................................ 19 注意事項 ............................................................ 19 在 FPGA 芯片上調(diào)試過程 ............................................. 19 程序檢測 .......................................................... 19 系統(tǒng)性能測試 ........................................................ 20 測試內(nèi)容 .......................................................... 20 實現(xiàn)功能 .......................................................... 20 調(diào)試過程發(fā)現(xiàn)的問題與解決方法 ........................................ 20 結(jié)論 ....................................................... 21 致謝 ....................................................... 22 參考文獻 ................................................... 23 附錄一： 數(shù)字秒表實物圖 ...................................... 24 附錄二： 數(shù)字秒表源程序 ...................................... 25 百色學(xué)院本科畢業(yè)論文（設(shè)計）誠信保證書 ...................... 30 百色學(xué)院本科畢業(yè)論文（設(shè)計）任務(wù)書 題目名稱 基于 FPGA 的數(shù)字秒表的設(shè) 計 學(xué)生姓名 龐建鏗 所學(xué)專業(yè) 電子信息工程 班 級 電本 08 級 1 班 指導(dǎo)教師姓名 許發(fā)翔 所學(xué)專業(yè) 電子科學(xué)與技術(shù) 職 稱 助教 完成期限 15 周 （設(shè)計）主要內(nèi)容或主要技術(shù)指標(biāo) 本題目要求學(xué)生使用 FPGA 芯片設(shè)計的 數(shù)字秒表 。 （設(shè)計）進度安排 （ 1） 2020 年 12 月 下 旬： 做好課題調(diào)研工作，查閱相關(guān)文獻，初步制定 實驗方案，撰寫開題報告，進行開題答辯； （ 2） 202001至 202003 實驗階段。 EDA技術(shù)就是以計算機為工具，在 EDA 軟件平臺上，對以硬件描述語言 VHDL 為系統(tǒng)邏輯描述手段完成的設(shè)計文件自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯行局布線、邏輯仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 現(xiàn)代的 EDA工具 軟件已突破了早期僅能進行 PCB版圖設(shè)計，或類似某些僅限于電路功能模擬的、純軟件范圍的局限，以最終實現(xiàn)可靠的硬件系統(tǒng)為目標(biāo)，配備了系統(tǒng)設(shè)計自動化的全部工具。它可以為用戶提供了傳統(tǒng)的 PLD 技術(shù)無法達到的靈活性，帶來了巨大的時間效益和經(jīng)濟效益，是可編程技術(shù)的實質(zhì)性飛躍。 (2) 計時器計時長度是 秒到 12 小時 ； （ 3）設(shè)置有復(fù)位和啟 /停開關(guān)，可以進行復(fù)位和控制計時進程。 明確畢業(yè)設(shè)計的制作流程，清楚畢業(yè)設(shè)計的工作原理，如：系統(tǒng)邏輯功能，算法流程，數(shù)據(jù)處理與控制， VHDL設(shè)計等的工作原理；對 VHDL程序設(shè)計進行學(xué)習(xí)，寫出設(shè)計需要的程序，學(xué)習(xí)在設(shè)計過程中使用的仿真軟件，如： Quartus II等軟件。 第五階段： 2020 年 4 月 20 日至 2020 年 5 月 上旬用不同方式與指導(dǎo)老師交流，溝通畢業(yè)設(shè)計進展情況。自 己對畢業(yè)設(shè)計（論文）文件規(guī)范的學(xué)習(xí)情況：已了解（ ）、部分了解（√）、不清楚（ ）。該設(shè)計就是基于 FPGA 在 Quartus II 軟件下利用 VHDL 語言結(jié)合硬件電路來實現(xiàn)數(shù)字秒表的功能，采用 ALTRA公司 CycloneII系列的 EP2C5T144C8N芯片進行仿真，并給出仿真結(jié)果?，F(xiàn)代電子產(chǎn)品的性能進一步提高，功能越來越復(fù)雜，集成化智能化程度越來越高，更新?lián)Q代的節(jié)奏越來越快，開發(fā)風(fēng)險越來越大，而且向著功能多樣化，體積小型化，功耗最低化的趨勢發(fā)展。 課題背景 當(dāng)前電子系統(tǒng)的設(shè)計正朝著速度快，容量大，體積小，質(zhì)量輕，用電省的方向發(fā)展。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。但是，由于它在一定程度上滿足了當(dāng)時的設(shè)計需求，于是他在 1987 年成為 A I/IEEE 的標(biāo)準(zhǔn)（ IEEE STD 10761987）。 VHDL 語言的特點 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，關(guān)于用 VHDL 和原理圖輸入進行 CPLD/FPGA 設(shè)計的粗略比較：在設(shè)計中，如果采用原理圖輸入的設(shè)計方式是比較直觀的。 (2) VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進 行仿真模擬。邏輯綜合軟件會生成 .edf 或 .edif 的 EDA 工業(yè)標(biāo)準(zhǔn)文件。通過對 數(shù)字秒表的 設(shè)計，進行理論與實際的結(jié)合，提高與計算機有關(guān)設(shè)計能力，提高分析、解決計算機技術(shù)實際問題的能力。 分頻器實際上也就是計算器。經(jīng)譯碼器譯碼后，分位輸出給八 個 7 段 LED 數(shù)碼管顯示 。 (3)要求計時精確度大于 秒。 FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。 本系統(tǒng)設(shè)計采用自頂向下的設(shè)計方案， 根據(jù)數(shù)字 秒表 的系統(tǒng)原理框圖 如圖， 設(shè)計系統(tǒng)的頂層 RTL 電路圖如圖 所 示 。 NEWCLK:分頻后的時鐘輸出端。按鍵抖動會引起被誤讀多次。 QOUT：去抖后按鍵穩(wěn)定輸出端。 CLR:清零信號輸入端。當(dāng) CQ[3… 0]為 5時， CARRY_OUT 產(chǎn)生一個進位。若該數(shù)碼管的為共 陰極數(shù)碼管，則該位為 1 時，表示此數(shù)碼管發(fā)光，如為 0，表示此數(shù)碼管不發(fā)光，對 7 個數(shù)碼管進行編號。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。掉電后， FPGA 恢復(fù)成白片， 內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 CD4511 是一個用于驅(qū)動共陰極數(shù)碼管（顯示器）的 BCD 碼 —— 七段碼譯碼器，其特點是：具有BCD 轉(zhuǎn)換、消隱和鎖存控制、七段譯碼及驅(qū)動功能，可直接驅(qū)動 LED顯示器。 其工作真值表如圖 所示。此外， Quartus II 與 MATLAB 和 DSP Buider 結(jié)合，可以進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)和數(shù)字通信模塊的開發(fā)。 Altera 公司提供的 LPM函數(shù)均基于 Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計。 手工檢測 焊好電路板后，首先要檢查加工質(zhì)量，并確保沒有任何方面的錯誤，如短路和斷路，尤其要避免電源短路；元器件在安裝前要逐一檢查，用萬用表測其數(shù)值，看是否與所用相同；完成焊接后，應(yīng)先空載上電（芯片座上不插芯片），并檢查各引腳的電位是否正確?，F(xiàn)象正常，說明 CD4511 正常，可以使用。反復(fù)調(diào)試，直到準(zhǔn)確為止。 仿真部分采用 QuartusⅡ 軟件，此軟件功能強大 且操作較為簡單，可以很容易的實現(xiàn)各種系統(tǒng)的仿真。測試點 2清零部分：按下清零按鍵后， 8 個數(shù)碼管都顯示 0，再次按下后程序正常運行 。整個設(shè)計分為 4 個主要模塊。用 VHDL 硬件描述語言的形式來進行數(shù)字系統(tǒng)的設(shè)計方便靈活，利用 EDA 軟件進行編譯優(yōu)化仿真極大地減少了 電路 設(shè)計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設(shè)計方法在數(shù)字系統(tǒng)設(shè)計中發(fā)揮越來越重要的作用。 路漫漫其修遠兮，吾將上下而求索。 DOUT:OUT STD_LOGIC_VECTOR (31 DOWNTO 0))。 COMPONENT CNT10 PORT (CLK, CLR, ENA: IN STD_LOGIC。 SIGNAL C1, C2, C3: STD_LOGIC。 CARRY_OUT: OUT STD_LOGIC)。 QOUT:OUT STD_LOGIC)。 CLK: IN STD_LOGIC。我愿借此機會向老 師表示衷心的感謝！ 回顧四年學(xué)習(xí)期間的一千余個日日夜夜，自己為有機會擺脫工作的煩惱與浮躁，靜心鉆研，潛心研究，并取得初步研究成果而感到欣慰。在設(shè)計中要求我要有耐心和毅力，還要細心，稍有不慎，一個小小的錯誤就會導(dǎo)致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設(shè)計和設(shè)計中遇到的問題，也積累了一定的經(jīng)驗，對以后從事集成電路設(shè)計工作會有一定的幫助。本設(shè)計 運用層次化設(shè)計方法，完成各電路模塊的連接，計時精度大于 1／ 100S，計時器能 顯示 1／ 100S 的時間，顯示的時間問 0到 12小時。 系統(tǒng)性能測試 測試內(nèi)容 本次測試將應(yīng)用程序下載到 EP2C5T144C8N 中，然后用杜邦線連接各個功能塊，進行功能測試。前者不需要硬件仿真器，可借助于軟件仿真器即可；后者一般需要仿真系統(tǒng)的支持。然后按照以下步驟進行調(diào)試： (1) 脈沖信號發(fā)生器的調(diào)試，調(diào)試振蕩電路和分頻電路，使輸出頻率符合設(shè)計要求。 CD4511。 硬件電路的 設(shè)計與 調(diào)試 本系統(tǒng)的主要邏輯設(shè)計由一片 EP2C5T144C8N 芯片完成，編寫的 VHDL 源程序在 Altera 公司的邏輯綜合工具 Quartus Ⅱ 下經(jīng)過編譯和功能仿真測試后，針對下載芯片進行管腳配置，下載到 EP2C5T144C8N 芯片中，進行相應(yīng)的硬件調(diào)試，調(diào)試結(jié)果與軟件仿真的結(jié)果相吻合，驗證了設(shè)計完成了預(yù)定功能。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口。 Quartus II 也可以利用第三方的綜合工具，如 Leonardo Spectrum、 Synplify Pro、 FPGA Compiler II ，并能直接調(diào)用這些工具。 A、 B、 C、 D為 8421BCD 碼輸入端。 因此在此次設(shè)計中我選用的是 ALTERA公司的 Cyclone II 系列的 EP2C5T144C8N[7]。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 FPGA 的基本特點主要有： （ 1） 采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。一般規(guī)定，輸出信號為 ‘ 1’ 時表示它所控制的可發(fā)光二極管為點亮狀態(tài)；輸出信號為 ‘ 0’ 時表示它所控制 的可發(fā)光二極管為熄滅狀態(tài) 。計數(shù)器的數(shù)字通過 CQ[3… 0]輸入 CD4511去驅(qū)動數(shù)碼管顯示出來，當(dāng)計數(shù)器大于 5 時， CARRY_OUT 產(chǎn)生一個進位。 在本次設(shè)計中，采用異步計數(shù)器的方法，用硬件描述語言描述一個異步計數(shù)器，將低 /高位計數(shù)器的輸出作為高 /低位計數(shù)器的時鐘信號， 在本設(shè)計中要用到10 進制跟 6 進制組合形成兩 個 100 進制計數(shù)器，兩個 60 進制計數(shù)器。 C=B 結(jié)束 QOUT=A||B||C 開始 圖 去抖 模塊 外部端口 圖 各端口的作用如下： CLK:時鐘輸入端。抖動時間的長短由按鍵的 機械特性決定，一般為 510ms 。 本設(shè)計需要一個計時范圍為 秒 － 12 小時的秒表，首先需要獲得一個比較精確的計時基準(zhǔn)信號，這里時周期為 1/100 s的計時脈沖，所以采用一個標(biāo)準(zhǔn)時鐘信號源 1KHZ 經(jīng)分頻后獲得一個精確的 100HZ 的脈沖。 系統(tǒng)的總體設(shè)計 數(shù)字 秒表 的頂層電路圖及時序分析采用硬件描述語言設(shè)計一個復(fù)雜電路系統(tǒng)， 其中包括時鐘分頻模塊、按鍵去抖模塊、計數(shù)模塊、顯示模塊四個主要部分，運用自頂向下的設(shè)計思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計方法。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 (2)要求設(shè)置啟 /停開關(guān)。用 C 語言編寫的數(shù)字秒表電路，采用分支結(jié)構(gòu)編寫，利用跳轉(zhuǎn)指令與大量的中斷指令，當(dāng)按鍵掃描沒有按鍵按下是，程序正常計數(shù)，當(dāng)檢測到有按鍵按下是，程序運轉(zhuǎn)到相應(yīng)的中斷程序進行響應(yīng)處理，從而實現(xiàn)了分支程序的處理。 設(shè)計思想 方案 一 ： 采用 74LS163 和 CD4046 設(shè)計秒表 晶體 振蕩器電路給數(shù)字秒表提供一個頻率穩(wěn)定準(zhǔn)確的方波信號，可保證數(shù)字秒表的走時準(zhǔn)確及穩(wěn)定。 數(shù)字秒表設(shè)計的目的 本次設(shè)計的目的就是在掌握 VHDL 語言 的基礎(chǔ)上，了解 EDA 技術(shù)，掌握狀態(tài)機工作原理，同時了解計算機時鐘脈沖是怎么產(chǎn)生和工作的。通常VHDL 文件保