【正文】 x8 =x7。)。 x2 =(others=39。039。)。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 29 x10 =(others=39。039。139。 constant c11:integer :=33。 constant c3:integer :=18。 reset: in std_logic?；?VHDL 語(yǔ)言的八階 IIR 語(yǔ)音低通數(shù)字濾波器，桂林航天工業(yè)高等專(zhuān)科學(xué)校電報(bào)， 2020。 [7]張志恒 。 [3]潘松，黃繼業(yè)。沒(méi)有經(jīng)過(guò)實(shí)踐檢驗(yàn)的理論那都是站不住腳跟的， 平常在課堂上我們只是學(xué)一些理論的知識(shí)，而這次畢業(yè)設(shè)計(jì)就是將我們的理論知識(shí)來(lái)進(jìn)行實(shí)踐的大號(hào)時(shí)機(jī) 。我將收集到的資料仔細(xì)整理分類(lèi)，及時(shí)拿給導(dǎo)師進(jìn)行溝通。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 25 結(jié) 論 大四上學(xué)期末 ， 開(kāi)始了畢業(yè)設(shè)計(jì)課題的挑選。這樣就完成了 一個(gè) 16 階直接 I 型 FIR 高 通濾波器的設(shè)計(jì)。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 17 圖 編輯模塊的“ Mask type” 設(shè)置完“ Mask type”后， SignalCompiler 就可以 為我們 正常地生成 VHDL 代碼了 。 圖 雙擊 SignalCompiler 后的對(duì)話(huà)框 圖 SignalCompiler 窗口 當(dāng)設(shè)置好后，右側(cè)的硬件編譯“ Hardware Compilation”部分就會(huì)列出一個(gè)操作流程，如圖 所示，該流程為： （ 1）“ Convert MDL to VHDL” :將 .mdl 文件轉(zhuǎn)換為 VHDL 文件； 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 16 （ 2）“ Synthesis”：綜合； （ 3）“ Quartus Ⅱ ”： Quartus 編譯適配，生成編程文件。隔開(kāi)。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用 Quartus II 軟件評(píng)估 HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。 DSP Builder 作為 Matlab 的一個(gè) Simulink 工具箱 ，使得用 FPGA 設(shè)計(jì)的 DSP系統(tǒng)可以通過(guò) Simulink 的圖形化界面進(jìn)行建模、系統(tǒng)級(jí)仿真。 在圖 的流程中，其中 HDL 仿真 是 DSP 設(shè)計(jì)中是不可或缺的。合成器可以 SynplifyPro ，也可以是 LelnardoSpectrum ，或使 用自己的 Altera 公司的 Quartus 。 而 現(xiàn)在這個(gè)問(wèn)題得到了解決， 所以使 得 FPGA 在數(shù)字信號(hào)處理方面有了長(zhǎng)足的發(fā)展。如圖 圖 DSP處理器順序 工作方式與 FPGA的并行工作方式 在并行工作， FPGA 和 ASIC / ASSP 性能相當(dāng)，但比 DSP 處理器好得多。面對(duì)迅速變化的 DSP 應(yīng)用市場(chǎng)，特別是 在 面對(duì)現(xiàn)代通信技術(shù)的發(fā)展， DSP 處理器早 已經(jīng) 顯得力 不從心。 對(duì)于線(xiàn)性相位濾波器 來(lái)說(shuō) ，通常采用 FIR 數(shù)字 濾波器，其單位脈沖響應(yīng) 該 滿(mǎn)足一定 的 條件，可以證明其相位特性在整個(gè)頻帶中是 有 嚴(yán)格線(xiàn)性的，這是模擬濾波器 所不能達(dá)到的 。 FIR 濾波器和 IIR 濾波器 的設(shè)計(jì)方法各有千秋 。 FIR 數(shù)字濾波器原理 FIR 數(shù)字 濾波器 [6]在 數(shù)字信號(hào)處理 的應(yīng)用中 扮演者舉足輕重的角色 ， FIR 數(shù)字濾波器可以提供理想的線(xiàn)性相位響應(yīng)，獲得了恒定的群延遲，在整個(gè)頻帶中，得基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 6 到的輸出信號(hào)的零失真，它是通過(guò)使用一些簡(jiǎn)單的算法。理想濾 波器是不可能實(shí)現(xiàn)的，因?yàn)樗麄兌际欠且蚬}沖響應(yīng)是無(wú)限長(zhǎng)的，我們只能按照設(shè)計(jì)用于過(guò)濾一定的標(biāo)準(zhǔn)，從而有可能逼近，這些過(guò)濾器可以作為一個(gè)理想的近似標(biāo)準(zhǔn)使用。如果 對(duì) 模擬信號(hào)進(jìn)行處理，通過(guò) A / DC 和 D / AC，在匹配信號(hào)變換的形式，數(shù)字濾波器也可用于過(guò)濾模擬信號(hào)。開(kāi)關(guān)電容濾波器，電荷耦合器是一種過(guò)濾器。先 是 用MATLAB/Simulink 工具箱建立濾波器模型， 然后 用 SignalCompiler 把 Simulink的模型文件 (后綴是 .mdl)轉(zhuǎn)化為硬件描述語(yǔ)言 VHDL 文件，最后利用 QuartusII軟件 完成濾波器的仿真、配置、編譯和下載。在環(huán)保應(yīng)用到自動(dòng)監(jiān)測(cè)空氣污染和噪音干擾 ?？梢曤娫?huà)和視頻會(huì)議產(chǎn)品的更新?lián)Q代。主要用于語(yǔ)音數(shù)據(jù)壓縮，目前已經(jīng)建立了一系列語(yǔ)音編碼的國(guó)際標(biāo)準(zhǔn)，大量用于通信和音頻處理。 數(shù)字濾波器廣泛的應(yīng)用于現(xiàn)代通信設(shè)備和各類(lèi)控制系統(tǒng)中，在 這里 則 列舉 了 部分應(yīng)用最成功的領(lǐng)域。變換的信號(hào)，使得它更適合于傳輸，存儲(chǔ)和應(yīng)用程序 。大多數(shù)這些信號(hào)是模擬信號(hào)，也可將數(shù)字信號(hào)的一小部分。 作者簽名： 日期： 年 月 日 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） III 摘 要 數(shù)字濾波器 是 現(xiàn)代數(shù)字信號(hào)處理系統(tǒng) 中的 重要組成部分， 它 具有模擬濾波器所無(wú)法替代的新特性， 所以 在通信、語(yǔ)音與圖像處理、自動(dòng)控制等領(lǐng)域有廣泛的應(yīng)用，它 在 降低噪聲、提高信噪比及信號(hào)的頻譜純度等方面有著重要的意義。本人完全意識(shí)到本聲明應(yīng)承擔(dān)的責(zé)任。 數(shù)字化，智能化和網(wǎng)絡(luò)化是當(dāng)今信息技術(shù)發(fā)展的 三 大趨勢(shì)，而數(shù)字是智能化和網(wǎng)絡(luò)化的基礎(chǔ)上，預(yù)示著我們的現(xiàn)實(shí)生活中的 許多信號(hào) ，如無(wú)線(xiàn)電信號(hào)，電視信號(hào)，雷達(dá)信號(hào)，通信信號(hào)，射電天文學(xué)的信號(hào)多種多樣，基本的生物醫(yī)學(xué)信號(hào)，控制信號(hào)，天氣信號(hào)，地震信號(hào)，機(jī)械振動(dòng)信號(hào)，依此類(lèi)推。信號(hào)或功率譜分析發(fā)現(xiàn)該數(shù)據(jù)信號(hào) 的頻譜的頻譜標(biāo)識(shí)信號(hào)的組合物 。 所 謂的濾波就是從有用信號(hào)和噪聲中通過(guò)它們的不同特性來(lái)提取有用信號(hào)的過(guò)程 ， 而濾波器就是能 實(shí)現(xiàn)濾波功能的系統(tǒng)。第五，語(yǔ)音編碼。高清晰度電視指日可待的普及，與之配套的視頻光盤(pán)技術(shù)已成 為行業(yè)具有巨大的市場(chǎng) 。在配電系統(tǒng)中使用的能源規(guī)劃和自動(dòng)檢測(cè) 。 本 論 文介紹的數(shù)字濾波器 則是 采用 FPGA 器件來(lái)實(shí)現(xiàn)。從電阻，電容，電荷轉(zhuǎn)移器件，放大器等采樣濾波器（ SF） ，屬于離散時(shí)間系統(tǒng)中，振幅是連續(xù)的。因?yàn)橛羞@種差異，未達(dá)到特殊的 濾波模擬濾波器無(wú)法實(shí)現(xiàn)等需要具有高的精度比模擬濾波器，穩(wěn)定，體積小，重量輕，柔性，和阻抗匹配的數(shù)字濾波器。 從功能分類(lèi)，濾波器可分為 高 通， 低 通，帶 阻 和帶 通 。而對(duì) 于 線(xiàn)性相位特性的濾波器，一般用 FIR 數(shù)字濾波器設(shè)計(jì)實(shí)現(xiàn)。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 7 第 3 章 數(shù)字濾波器的總體設(shè)計(jì)方案 FIR 和 IIR 設(shè)計(jì)方法概述 IIR 數(shù)字濾波器設(shè)計(jì)方 法 [7]有脈沖響應(yīng)不變法和雙線(xiàn)性變換法等； FIR 數(shù)字濾波器設(shè)計(jì)方法有窗函數(shù)法、頻率采樣法、切比雪夫逼近法等。還有種方法更有效，如波紋切比雪夫逼近法，你需要通過(guò)計(jì)算機(jī)輔助設(shè)計(jì)完成。 因此 ，盡管 它 擁有多個(gè)硬件乘加器，使用了基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 8 環(huán)形疊代的方法進(jìn)行乘法操作，且許多 DSP 處理器還擁有使用多乘法器的并行指令，用于加速算術(shù)運(yùn)算，然而由于其順序的工作方式、較低的數(shù)據(jù)處理速率，以及缺乏實(shí)時(shí)工作的性能，使 得 其至今仍只適 用 于低端的數(shù)字信號(hào)處理。 FPGA 構(gòu)成的 DSP 電路可以同樣以并行或順序方式 來(lái) 工作。 從長(zhǎng)期發(fā)展來(lái)看 ， FPGA 主要 被用于系統(tǒng)邏輯或時(shí)序控制上，很少 在 信號(hào)處理方面 得到 應(yīng)用，其主要原因是因?yàn)樵?FPGA 中缺乏實(shí)現(xiàn)乘法運(yùn)算的有效結(jié)構(gòu)。 MDL 通過(guò) SignalCompiler 轉(zhuǎn)換而來(lái)） ，融入了合成獲得的。同時(shí)，一樣可以使用 Quartus?? 強(qiáng)大的 LogicLock 功能和 SignalTap 測(cè)試技術(shù)。 然 而以往的 FPGA 所需要的傳統(tǒng)基于硬件描述語(yǔ)言的設(shè)計(jì)因 為 考慮了 FPGA 硬件的延時(shí) 和 VHDL 遞歸算法的銜接，以及補(bǔ)碼運(yùn)算和乘積結(jié)果截取等問(wèn)題， 因此 相當(dāng)繁瑣。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA 進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì) HardCopy Stratix 器件用于批量成品。將 dsp builder 的 和 Quartus 的 兩者的 路徑 都 加到 LM_LICENSE_FILE 里 ， 多個(gè)路徑之間用分號(hào) 。 如果存在 錯(cuò)誤（ Error） 信息 ， 則 SignalCompiler 會(huì)停止分析過(guò)程，并 將 錯(cuò)誤信息在 Matlab 主窗口“ Command Window”命令窗口中 顯示出來(lái) ；在分析過(guò)程結(jié)束后，打開(kāi) SignalCompiler 窗口（如圖 所示），如果 存在 警告（ Warning），同 樣會(huì)把 警告信息顯示在命令窗口 中 。 修改 它的 Mask 參數(shù)：選中子系統(tǒng)模型，然后選擇菜單“ Edit”中的，在對(duì)話(huà)框中選擇“ Documentation”選項(xiàng)頁(yè)，設(shè)置“ Mask type”為“ SubSystem AlteraBlockSet”（子系統(tǒng) Altera 模塊集），如圖 所示。 圖 FIR 濾波器的幅頻響應(yīng) 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 20 圖 濾波器的相頻響應(yīng) 圖 幅頻響應(yīng)與相頻響應(yīng)的比較 圖 濾波器的沖激響應(yīng) 圖 濾波器的階躍響應(yīng) 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 21 圖 濾波器的零極點(diǎn) 圖 濾波器系數(shù) 圖 濾波器的量化 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 22 （ 3）修改 FIR 濾波器模型添加參數(shù)：把計(jì)算出的系數(shù)逐個(gè)填入到 FIR 濾波器模型中，如圖 所示。如圖 所示 圖 濾波器 RTL 電路圖 然后執(zhí)行上 圖 中的步驟 3 的操作 ，調(diào)用 Quartus II 完成編譯適配過(guò)程，生成編程文件： 文件和 文件， 就 可以直接用于 FPGA的編程配置。 在搜集資料的過(guò)程中，我在學(xué)校圖書(shū)館和網(wǎng)上查找各類(lèi)相關(guān)資料，將這些寶貴的資料全部記錄下來(lái)，盡量使我的資料完整、精確、數(shù)量多，這有利于論文的撰寫(xiě)。 通過(guò) 本次畢業(yè)設(shè)計(jì)， 我悟出了一個(gè)真理 ， 那就是 必須把理論運(yùn)用 到 實(shí)際中去 ?，F(xiàn)代 DSP 技術(shù)，西安電子科技大學(xué)出版社， 2020。數(shù)字信號(hào)處理（第二版），西安電子科技大學(xué)出版社， 2020。 [11]嚴(yán)三國(guó)。 entity fir is Port (clk: in std_logic。 constant c2:integer :=8。 constant c10:integer :=51。 begin process(clk) begin if rising_edge(clk) then if reset=39。 x13 =(others=39。)。039。 x5 =(others=39。)。039。 x9 =x8。 x1 =x0。 p3 = conv_integer(x3)*c3。 p11 = conv_integer(x11)*c11。