【正文】 ，標志位變?yōu)?2，當計數(shù)值為 12 時，完成了一次轉(zhuǎn)換，如果計數(shù)不是 12說明 A/D 正在轉(zhuǎn)換數(shù)據(jù)，由于 ADS7822 輸出的是串行數(shù)據(jù)，即每一個周期只輸出一位。串口通信電 路 如圖 。發(fā)送器輸入沒有上拉電阻，將未使用的 輸入連接至 GND或 VCC。電荷泵工作在非連續(xù)模式，一旦輸出電壓低于 ，將開啟電荷泵；輸出電壓超過 ，即刻關閉電荷泵。 74LS138 輸出與七段數(shù)碼管的 GND 相連，提供位選信號，與之連接的數(shù)碼管被選中，未被選中的數(shù)碼管不顯示。而用途也由初時作為指示燈、顯示板等；隨著白光發(fā)光二極管的出現(xiàn)而續(xù)漸發(fā)展至被用作照明。 圖 圖 . . 一般的七段數(shù)碼管擁有八個發(fā)光二極管用以顯示十進制 0至 9的數(shù)字，也可以顯示英文字母，包括十六進制中的英文 A至 F（ b,d 為小寫，其他為大寫）。 第 2~9腳 “ A” 信號輸入輸出端， A1=B、 A8=B8， A1與 B1是一組，如果DIR=1,OE=“ 0” 則 A1輸入 B1輸出，其它類同。 引腳功能表 如表 ，真值表如表 ， 引腳排列如圖 ， CD4051 的電路連接圖如圖 所示 。例如，若 VDD=+5V， VSS=0， VEE=，則 0～5V的數(shù)字信號可控制 ～ 的模擬信號。 （ 2）模擬信號輸入模擬輸入端有 2 個 ： + In 和 In。 芯片采用三線制串行接口與微控制器相連。當 CS 變?yōu)榈碗娖綍r ,開始一次 A/ D 轉(zhuǎn)換。 In： 模擬信號輸入反相端 ,與地或遠端傳感信號參考點相連 。 Altera也為 Cyclone II器件客戶提供了 40多個可定制 IP核， Altera和 Altera Mega function 伙伴計劃 (AMPPSM)合作者提供的不同的 IP 核是專為 Cyclone II 架構(gòu)優(yōu)化的，包括： Nios II 嵌入 式處理器； DDR、 SDRAM 控制器； FFT/IFFT； PCI編譯器； FIR 編譯器； NCO 編譯器； POSPHY 編譯器； Reed Solomon 編譯器； Viterbi 編譯器等等。 Altera最近推出的 Nios II系列軟核處 理器支持 Cyclone II FPGA系列。 Cyclone II FPGA的成本比第一代 Cyclone 器件低 30%，邏輯容量大了三倍多，可滿足低成本大批量應用需求。 因此，本系統(tǒng)選擇方案一，即利用 QuartusⅡ軟件實現(xiàn)系統(tǒng)設計。在 Max+plusⅡ上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關的設計環(huán)境，是設計者能方便地進行設計輸入、快速處理和器件編程。該軟件具有開放性、與結(jié)構(gòu)無關、多平臺、完全集成化、豐富的設計庫、模塊化工具等優(yōu) 點， 支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ ALTERA Hardware Description Language）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬 件配置的完整 PLD設計流程。 Labview 具有模塊化特性，有利于程序的可重用性。 2 系統(tǒng)框架設計 設計方案 計算機端軟件選擇 方案一 ： 采用 VB、 VC設計軟件界面。設計系統(tǒng)所需的 A/D芯片，時鐘源，顯示設備和通信接口器件已全部集成到 EDA 實驗箱，所以硬件電路的設計只包含輸入電路。雖然這些數(shù)據(jù)采集器的功能無比強大 ，但是成本都較昂貴。成本較低的數(shù)據(jù)采集系統(tǒng)多以單片機為主芯片，但是在性能和速度方面就不具有優(yōu)勢。配置數(shù)據(jù)可以存儲在片外的 EPROM或者計算機上，設計人員可以控制加載過程，在現(xiàn)場修改器件的邏輯功能。隨著現(xiàn)代數(shù)字技術(shù)的發(fā)展，越來越多的信息采集系統(tǒng)采用數(shù)字式的采集系統(tǒng)，因此把信息采集稱作數(shù)據(jù)采集。 ADS7822 轉(zhuǎn)換輸出的 12 位數(shù)字信號在 FPGA 內(nèi)經(jīng)過處理以后被傳送到顯示設備以及 RS232 串行口，最后通過 RS232總線接口把暫存在 FPGA 的數(shù)據(jù)傳送到 PC主機，系統(tǒng)在 Quartus II 軟件環(huán)境下，將滿足系統(tǒng)功能的 VHDL 程序下載到 FPGA 內(nèi)， FPGA 設計的內(nèi)部模塊和時鐘信號用來進行電路的控制及數(shù)據(jù)緩存和數(shù)據(jù)傳送。 關鍵詞 ： FPGA；數(shù)據(jù)采集； A/D轉(zhuǎn)換； RS232； Quartus II； Labview . . Abstract The data acquisition is an important ponent of the signal and information systems, and also is the key link of the digital signal processing, This paper introduces an FPGAbased data acquisition system, propose a serial A/D conversion chip ADS7822 and lowcost FPGA (Cyclone II) and RS232 bus interface for data acquisition system. The system uses A/D device converting the external input analog voltage signal to the digital. ADS7822 conversion output 12bit digital signal transmitted to the RS232 serial port processed within the FPGA, transmit data which is temporarily stored in the FPGA to the host PC through the RS232 bus interface, the system in the Quartus II software environment, VHDL program to meet the system functions downloaded to the FPGA, the FPGA design of internal modules and the clock signal is used for circuit control and data cache and data transfer. using Labview programming display the collected voltage curve and voltage values on the host PC. FPGA as the core ponent of the data acquisition system, has pleted the acquisition of the analog voltage and internal circuitry design, the system has a strong adaptability, scalability, debuggability. Ke ywords： FPGA； data acquisition； A / D conversion； RS232； the Quartus II； the Labview . . 1 緒論 設計的背景及意義 人們的日常生活、生產(chǎn)活動和科學實驗都離不開對數(shù)據(jù)的測試和信息的采集。隨著計算機 技術(shù)的高速發(fā)展，人們利用現(xiàn)代數(shù)字信號處理技術(shù)來進行高速、大量地處理信息有了非常有效的手段，而數(shù)據(jù)采集技術(shù)在其中起著非常關鍵的作用。 FPGA(現(xiàn)場可編程門陣列 )在高速數(shù)據(jù)采集方面有單片機和 DSP無法比擬的優(yōu)勢， FPGA具有時鐘頻率高，內(nèi)部延時小，速度快，效率高，組成形式靈活及全部控制邏輯由硬件完成等特點。 262XA共有 21路模擬輸入通道，可直接測量電壓、電流、溫度、頻率等，并且它還有許多其他功能。例如北京凱文斯系統(tǒng)集成有限責任公司 E16系列 EPP并口寬動態(tài)范圍的高精度數(shù)據(jù)采集器，數(shù)據(jù)通道最大可以達到 16個，采樣最高頻率決定于微機的 CPU及處理速度，一般為 6080KHz。 第二章主要是系統(tǒng)的整體框架設計。在使用 VB 開發(fā)工業(yè)測量與控制系統(tǒng)應用軟件時，常常要對被測信號進行實時采集、顯示，以及實時處理等，而在這方面 VB 并不擅長。而 VB、 VC需利用組件技術(shù)實現(xiàn)軟面板的設計，這使程序設計變得非常麻煩。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等 優(yōu) 點。設計人員可以從各種設計輸入、處理和校驗選項中進行選擇從而使設計環(huán)境用戶化。 FPGA 將接收到的數(shù)據(jù)通過通信模塊發(fā)送給上位機。根據(jù) Gartner Dataquest 調(diào)查，顯示 通信 系統(tǒng)時鐘分頻 A/D 轉(zhuǎn)換 開始 . . 在 2020 年僅消費電子市場對 FPGA 需求就將達到 3億 9千萬美元， 2020 年，增加到11億 6千萬美元，年復合增長率 (CAGR)為 %。設計者使用 Nios II 處理器，能夠在任何一個 Cyclone II 器件上構(gòu)建完整的可編程系統(tǒng)芯片 (SOPC)，是中低規(guī)模 ASIC 的新的替代方案。 輸入電路的原理圖如圖 所示 。 Dout： 串行數(shù)據(jù)輸出端。 ADS7822 的內(nèi)部結(jié)構(gòu)如圖 所示 。 DCLOCK的第二個下降沿后 ,Dout輸出允許 ,將先輸出一個時鐘的低電平 ,接下來的 12個時鐘周期 ,Dout輸出當前轉(zhuǎn)換結(jié)果 ,先是最高位 MSB(B11) 在前 ,依次傳送 ,最后是最低位 LSB(B0)； 當 LSB 輸出后 ,接下來是 B1位 ,并以低位在先的順序重復輸出直至 B11,當 B11再次輸出后 ,DOUT 變?yōu)楦咦钁B(tài)。時鐘的占空比最好為 1/2 ,最小時鐘周期必須大于 400ns。只有當 INH=0 時，三位二進制信號才可以選通 8 通道中的一個通道，連接該輸入端至輸出。 74LS138 引腳如圖 所示，真值 表 如表 所示 。 . . 第 19腳 OE，使能端，若該腳為 1時， A/B端的信號將不導通，只有為“ 0”時 A/B端才被啟用，該腳也就是起到開關的作用。除七段數(shù)碼管外，還有十四及十六劃的顯示器，但現(xiàn)在已被 點陣 顯示器（ Dotmatrix）所取代。白光LED的發(fā)光效率，在近幾年來已經(jīng)有明顯的提升，同時，在每千流明的購入價格，也因為投入市場 的廠商相互競爭的影響，而價格明顯下降。 . . 圖 顯示電路 MAX3232 概述 MAX232 線驅(qū)動器 /接收器 ,專為 EIA232E 通信接口設計，該器件特別適用于電池供電系統(tǒng)，這是由于其低功耗關斷模式可以將功耗減小到 5μ W以內(nèi)。 . . 圖 MAX3232引腳圖 RS232發(fā)送器 發(fā)送器為反相電平轉(zhuǎn)換器，將 CMOS邏輯電平轉(zhuǎn)換成 ?？梢圆桓淖?C1，只是增大 C C3和 C4。如果計數(shù)器 3的值為 400000， config_clk 電平反轉(zhuǎn)，計數(shù)器 3 初始化； 程序的流程如圖 所示。而后， AD 重新初始化。 圖 A/D轉(zhuǎn)換控制程序功能仿真 功能仿真成功以后，還需要對其進行時序仿真。程序的仿真及波形圖如圖 、 、 所示 。 顯示系統(tǒng)調(diào)試如圖 所示。 . . 圖 采集的最大電壓 圖 最高電壓信號 測試的結(jié)果如圖 ，圖 系統(tǒng)采集到的 A/D最高轉(zhuǎn)換電壓，即參考電壓 ；圖 顯示的是系統(tǒng)能采樣的最低電壓信號。 3． 系統(tǒng)能采集三路模擬電壓信號 ，并且曲線可以連續(xù)顯示不同通道電壓，由按鍵控制通道的導通，即設計中使用一條曲線顯示多路電壓。老師對科學對事業(yè)的進取精神時刻激勵著學生不畏艱難，奮力拼搏。 ad_clk : buffer std_logic。 (max+1)*2 fenpin CONSTANT max2 :INTEGER := 1249。 END IF。 END IF。 adc_cs : out std_logic。 qidong 39。 BEGIN PROCESS(adc_clk,state) BEGIN . . IF(falling_edge(adc_clk)) THEN CASE state IS WHEN init = uart_en = 39。 adc_cs = 39。 state = over。139。 t_flag = 3。 串行口通信模塊程序： LIBRARY IEEE。 END uart。 IF(send_count = 13) THEN 13 delay time IF(recyle = 0) THEN data_temp = 1011000010。 39。039。 bit_flag = count。