【正文】 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 15 在 Simulink 仿真并生產(chǎn) VHDL 代碼 我們 可以在 Simulink 中對(duì) 設(shè)計(jì)完成后的 濾波器 模型 進(jìn)行仿真，通過(guò) Simulink中的 示波器 模塊 來(lái) 查看 仿真的結(jié)果 ,分析是否符合要求 。 圖 fir4tap 子系統(tǒng)內(nèi)部原理圖 復(fù)制 4 個(gè) fir4tap 子系統(tǒng) ， 將它們組合起來(lái) 。 首先 ,打開(kāi) MATLAB 的 FDATool, FDATool 界面如圖 所示。因?yàn)?在這個(gè)過(guò)程中，會(huì)生成控制操作器件綜合器的 TCL 腳本?；叵?在 這段日子的經(jīng)歷和感受， 真是 感慨萬(wàn)千， 這必將會(huì)成為我生命中的一段美好回憶 。 在此期間，我掌握了數(shù)字濾波器的設(shè)計(jì)過(guò)程 ,了解了 FIR和 IIR的原理和特性 ,學(xué)習(xí)了 FIR和 IIR濾波器的 DSP實(shí)現(xiàn)原理 .熟悉設(shè)計(jì) FIR數(shù)字濾波器和 IIR數(shù)字濾波器的原理和方法。 在本課題 的 完成之際，謹(jǐn)向我的 導(dǎo)師 致以最衷心的感謝和最崇高的敬意 ！ 感謝各位評(píng)審老師！感謝您們?cè)诎倜χ袇⑴c我的論文評(píng)閱工作，謝謝 ！ 姓名： 日期： 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 27 參考文獻(xiàn) [1]程佩青。 [5]彭雪峰，汪臨偉，許建平。 Digital Singal Processing with Field Programmable Gate Arrays,清華大學(xué)出版社， 2020。 use 。 architecture beh of fir is signal x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11,x12,x13,x14,x15: std_logic_vector(8 downto 0)。 constant c7:integer :=77。 constant c15:integer :=0。 x14 =(others=39。)。039。 x6 =(others=39。)。039。 x12 =x11。 x4 =x3。 p0 = conv_integer(x0)*c0。 p8 = conv_integer(x8)*c8。 sum =p0+p1+p2+p3+p4+p5+p6+p7+p8+p9+p10+p11+p12+p13+p14+p15。 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 30 p14 = conv_integer(x14)*c14。 p6 = conv_integer(x6)*c6。 end if。 x6 =x5。 x14 =x13。)。 x4 =(others=39。039。)。 x12 =(others=39。039。 constant c13:integer :=8。 constant c5:integer :=51。 outy: out std_logic_vector(19 downto 0))。基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì)，西安電子科技大學(xué)出版社， 2020。 [8]王世一 .數(shù)字信號(hào)處理 [M].北京：北京理工大學(xué)出版社， 2020。 [4]屈星，唐寧等。但 幸好在 老師的幫助 和 同學(xué)的支持 下 ，讓我自己挺過(guò)來(lái)了， 最終完成了 此論文 。這 次畢業(yè)論文的制作過(guò)程是我的一次再學(xué)習(xí)，再提高的過(guò)程。從最初的茫然，到 漸入佳境 ，再到對(duì)思路逐漸的清晰， 這是一個(gè)艱辛又開(kāi)心的過(guò)程 。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 23 圖 生成的 VHDL 文件 （ 2）在 SignalCompiler 的 窗口，選用 Synplify 對(duì)生成的 VHDL 代碼進(jìn)行綜合，如圖 所示 。 圖 16 階直接 I 型 FIR 濾波器模型 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 18 用 MATLAB 的濾波器設(shè)計(jì)工具計(jì)算 FIR 濾波器的系數(shù) (1） 濾波器指標(biāo) 如果 需要設(shè)計(jì)一個(gè) 16 階的 FIR 高 通濾波器 ,給定的參數(shù)如下： 采樣頻率 Fs 為 100kHz，濾波器 Fstop 為 30kHz ,Fpass 為 50kHz； 輸入序列位寬為 9 位（最高位為符號(hào)位）。 轉(zhuǎn)換成功后 ， 則會(huì) 在“ Messages”信息 窗口 中顯示 相關(guān)信息 。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 13 圖 Options 界面 16 階 FIR 濾波器 設(shè)計(jì) 4 階濾波器模型的建立 通過(guò)理解 FIR 數(shù)字 濾波器原理， 我們 可以利用 FPGA 來(lái)實(shí)現(xiàn) FIR 濾波電路。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。 MATLAB 的簡(jiǎn)介 MATLAB[10]的名 子出自 Matrix Laboratory，它是一種科學(xué)計(jì)算軟件，專門(mén)以矩陣的形式處理數(shù)據(jù)。 DSP Builder 在 生成 VHDL 代碼時(shí)，可以同時(shí)生成用于測(cè)試 DSP 模塊的 TestBench（測(cè)試平臺(tái)）文件， DSP Builder 生成的 TestBench 文件 使用的是 VHDL 語(yǔ)言，測(cè)試向量與該 DSP 模塊在 Simulink中的仿真激勵(lì)相一致。因?yàn)檫@種操作可能會(huì)更復(fù)雜，因此相應(yīng)的 DSP Builder 中的 SignalCompiler 提供了設(shè)計(jì)一個(gè)接口，自動(dòng)生成的 TCL 腳本用的 Synplify 合成或 LelnardoSpectrum 相。 圖 DSP Builder 設(shè)計(jì)流程 圖 根據(jù)客戶的不同設(shè)計(jì)需求和設(shè)計(jì)目的 ， DSP Builder 對(duì)外 提供了兩種不同的設(shè)計(jì)流程 [8]， 分別為 自動(dòng)流程和手動(dòng)流程。在 順序 執(zhí)行方面， FPGA 比 DSP 處理器， FPGA 的速度更快，因?yàn)椴煌臓顟B(tài)機(jī)可以使用，或嵌入式微處理器來(lái)完成的工作，并為每個(gè)時(shí)鐘周期的工作順序是并行執(zhí)行多個(gè)同時(shí)執(zhí)行， DSP 處理器，其未完成。這個(gè)固定的 DSP 處理器的硬件結(jié)構(gòu)，沒(méi)有特別適合于許多現(xiàn)有的應(yīng)用程序所需的結(jié)構(gòu)特性可在任何時(shí)候被改變，即所謂的面向用戶的類型的 DSP 系統(tǒng)或可重構(gòu) DSP 應(yīng)用（定制 DSP 或可重構(gòu) DSP 等類型），如軟件定義無(wú)線電，醫(yī)療設(shè)備，導(dǎo)航，工業(yè)控制等各個(gè)方面。 濾波器設(shè)計(jì)方法比較 目前 數(shù)字 濾波器的實(shí)現(xiàn)方法 大致有 三種：利用單片通用集成電路、 DSP 器件和可編程邏輯器件實(shí)現(xiàn)。它的機(jī)身設(shè)計(jì)的步驟是：首先，模擬濾波器的設(shè)計(jì)一個(gè)方法來(lái)獲得傳遞函數(shù) Ha(s) ，然后 將 Ha(s)轉(zhuǎn)換數(shù)字濾波器系統(tǒng)函數(shù) H(z) 。采用 VHDL 硬件描述語(yǔ)言或用 VerilogHDL 設(shè)計(jì)數(shù)字濾波器。從單位脈沖響應(yīng)或從現(xiàn)實(shí)的網(wǎng)絡(luò)結(jié)構(gòu)分類，數(shù)字濾波器可以分成無(wú)限脈沖響應(yīng) (IIR)濾波器和有限脈沖響應(yīng)（ FIR）濾波器。第二，在硬件實(shí)現(xiàn)中，使用加法器，乘法器常數(shù)和延遲組裝成專門(mén)的設(shè)備，當(dāng)然，這種方法通常是可以達(dá)到的，但需要在計(jì)算機(jī)上進(jìn)行編程。其 具有精度高，穩(wěn)定性好，不存在阻抗匹配問(wèn)題，時(shí)分復(fù)用，能夠完成一些模擬濾波器的濾波任務(wù)就可以完成。 它的主要功能是實(shí)現(xiàn)某些信號(hào)成分的通過(guò)并且阻止或衰減其它的成分 。 本課題研究?jī)?nèi)容方法 數(shù)字濾波器的實(shí)現(xiàn)，大體上有如下幾種方法： 單片通用數(shù)字濾波器集成電路 使用簡(jiǎn)單便捷 是 單片通用數(shù)字濾波器的最大優(yōu)點(diǎn)，但是如果 它 使用多字長(zhǎng)和階數(shù)規(guī)格不夠多，在實(shí)際應(yīng)用中有很大局限性。 雷達(dá) 雷達(dá)信號(hào)占據(jù)很寬的頻帶，數(shù)據(jù)傳輸速率是非常高的，從而降低了壓縮的數(shù)據(jù)量和數(shù)據(jù)傳輸速率是所面臨的雷達(dá)信號(hào)的數(shù)字處理的一個(gè)問(wèn)題。 圖像處理 數(shù)字濾波技術(shù)成功地適用于恢復(fù)了靜止圖像和運(yùn)動(dòng)圖像和增強(qiáng)，數(shù)據(jù)壓縮，噪聲和干擾，圖像識(shí)別斷層 X 射線 攝影，并進(jìn)一步在雷達(dá)，聲納，超聲波和紅外線信號(hào)的可見(jiàn)圖像成像成功使用。 它主要 包括 5個(gè)方面的內(nèi)容：第一，語(yǔ)音信號(hào) 的 分析。 數(shù)字濾波技術(shù)是數(shù)字信號(hào)分析與處理技術(shù)的一個(gè)重要分支 [1]。在大多數(shù)情況下，由于模擬信號(hào)是下一維變量的時(shí)間離散化（采樣） ，而這樣的離散（量化）的幅度的模擬信號(hào)變?yōu)橐痪S數(shù)字信號(hào)。 目前濾波器的主要實(shí)現(xiàn)方法有三種，分別是：?jiǎn)纹ㄓ脭?shù)字濾波器集成電路、采用 DSP 器件和 FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列 )器件。對(duì)本文的研究作出重要貢獻(xiàn)的個(gè)人和集體，均已在文章以明確方式注明。 關(guān)鍵詞： 數(shù)字濾波器 通信 集成電路 DSP FPGA 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） IV ABSTRACT The digital filter is in modern digital signal processing systems , one important part of it can not be replaced with analog filters new features , so in munications, voice and image processing, automatic control and other fields have a wide range of applications , it is reduce noise, improve spectral purity , and signal to noise ratio and other aspects of great significance . The digital filter according to the unit impulse response can be divided into FIR (finite impulse response ) filters and IIR ( infinite impulse response ) filter , the advantage is that FIR has good phase characteristic has the advantage that a good IIR amplitudefrequency characteristics , you can select different filters depending on the system performance requirements . At present, there are three types of filter implementation , namely: a monolithic integrated universal digital filters using DSP device and FPGA (field programmable gate array ) devices. In this paper FPGA devices to implement filter design , first create a filter model with MATLAB / S