【正文】 END COMPONENT。 參考文獻(xiàn) [1] 陳躍東 .數(shù)字秒表系統(tǒng)設(shè)計(jì) [J].自動(dòng)化與儀器儀表， 2020, 270(1)： 65～ 97 . [2] 潘松，黃繼業(yè) .EDA 技術(shù)與 VHDL[M].北京：清華大學(xué)出版社， 2020 [3] 盧毅 ,賴杰 . VHDL 與數(shù)字電路設(shè)計(jì) [M].北京：科學(xué)出版社 , 2020 [4] 周景潤(rùn) .基于 Quartus 的 FPGA 數(shù)字系統(tǒng)設(shè)計(jì) [M]. 北京：電子工業(yè)出版社，2020 [5]聶春燕 .EDA 技術(shù)試驗(yàn)與課程設(shè)計(jì) [M].北京：清華大學(xué)出版社， 2020 [6] 閻石 .數(shù)字電子技術(shù)基礎(chǔ) (第五版 ) [M]. 北京：高等教育出版社， 2020： 202～265. [7] 廖裕評(píng) ,陸瑞強(qiáng) . CPLD 數(shù)字電路設(shè)計(jì) —— 使用 MAX+PLUSⅡ 入門篇 [M].北京：清華大學(xué)出版社 ,2020 附錄一 數(shù)字秒表 實(shí)物圖 附錄 二 數(shù)字秒表的源程序 TIMES 源程序： LIBRARY IEEE。 系統(tǒng)具有簡(jiǎn)單、工作穩(wěn)定可靠等優(yōu)點(diǎn)．具有一定的實(shí)際意義。 注意事項(xiàng) 在 FPGA 芯片上測(cè)試過程 引腳分配時(shí)要注意引腳的輸入輸出關(guān)系，否則將無(wú)法正常的進(jìn)行數(shù)據(jù)傳輸?，F(xiàn)象正常，說 明 8 個(gè) 共陰數(shù)碼管 正常，可以使用。 Quartus II 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問題。在 Quartus II 上可以完成設(shè)計(jì)輸入、綜合、布線布局（適配）、仿真、下載和硬件測(cè)試這個(gè)流程，它提供了一種魚結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 第 四 章 硬件模塊介紹 FPGA 的簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 CARRY_OUT:進(jìn)位輸出端。在 EDA 的設(shè)計(jì)應(yīng)用中，軟件消抖的方法即可使用 RS 觸發(fā)器進(jìn)行消抖，也可通過檢測(cè)按鍵按下的時(shí)間進(jìn)行消抖。常常使用分頻電路來(lái)得到數(shù)字系統(tǒng)中各種不同頻率的控制信號(hào)。 論證分析 課題的角度來(lái)說可以選用 硬件電路， 單片機(jī)和 FPGA 芯片作為系統(tǒng)的 MCU，從優(yōu)勢(shì)上 硬件電路 所用的元器件便宜，不過電路較復(fù)雜，調(diào)試較難。數(shù)碼管通常有發(fā)光二極管數(shù)碼管和液晶數(shù)碼管，本設(shè)計(jì)提供的是發(fā)光俄二極管。（也叫后仿真） 通常以上過程可以都在 PLD/FPGA 廠家提供的開發(fā)工具。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 現(xiàn)代的 EDA 工具軟件已突破了早期僅能進(jìn)行 PCB 版圖設(shè)計(jì)，或類似某些僅限于電路功能模擬的、純軟件范圍的局限，以最終實(shí)現(xiàn)可靠的硬件系統(tǒng)為目標(biāo)，配備了系統(tǒng)設(shè)計(jì)自動(dòng)化的全部工具。隨著基于 PLD 的 EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大和深入，它在電子信息，通信工程，自動(dòng)控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。 學(xué)校計(jì)算機(jī)上機(jī)條件：好（ ）、較好（ √ ）、不好（ ）；約需 機(jī)時(shí)。 在上述步驟后，按以下的方案進(jìn)行畢業(yè)設(shè)計(jì)的實(shí)施。掌握在 FPGA 開發(fā)環(huán)境和實(shí)現(xiàn)數(shù)字秒表的方法和步驟，有利于我更好地掌握數(shù)字秒表在 FPGA 上的實(shí)現(xiàn)方法，提高我學(xué)習(xí) FPGA 和應(yīng)用 FPGA 的興趣與水平。 EDA技術(shù)中最為矚目的功能，即最具現(xiàn)代電子設(shè)計(jì)技術(shù)特征的功能就是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)?；疽螅? 在 PC機(jī)上以 Quartus II 軟件為設(shè)計(jì)平臺(tái)，運(yùn)用 VHDL 硬件描述語(yǔ)言在實(shí)驗(yàn)開 發(fā)板上實(shí)現(xiàn) 秒表的整體設(shè)計(jì)。答辯后根據(jù)答辯專家組意見再修改，提交最終版。本次設(shè)計(jì)的數(shù)字秒表是基于 FPGA芯片，利用 VHDL語(yǔ)言來(lái)編譯的，具有開關(guān)、時(shí)鐘和顯示功能，其體積小，攜帶方便。 用 VHDL 設(shè)計(jì) 1/100s 計(jì)時(shí)器，采用以下研究方法： （ 1） 確定系統(tǒng)的邏輯功能，建立算法流程，選擇電路結(jié)構(gòu)，確定設(shè)計(jì)電路所需要的數(shù)據(jù)處理和控制模塊。 指導(dǎo)教師的投入 指導(dǎo)教師每周 指導(dǎo) 1 次，大約 1 小時(shí)； 指導(dǎo)形式：網(wǎng)絡(luò)（ √ ）、電話（ ）、面對(duì)面（ √ ）、其他 ； 指導(dǎo)效果： 好（ √ ）、 較好（ ）、一般（ ）、 差（ ）。 關(guān)鍵字： FPGA； EDA； VHDL； Quartus II；數(shù)字秒表 The design of digital stop watch based on FPGA Abstract: EDA technology as electronic engineering of a new technology, greatly enhancing the electronic system design efficiency and reliability. The design is based on FPGA in Quartus II of VHDL language software with the hardware circuit to realize the function of digital a stopwatch, the pany CycloneII ALTRA series of EP2C5T144C8N chips for simulation, and the simulation results are given. Digital stopwatch there are five main modules, respectively is point’s frequency circuit, to shake circuit, timing circuit, control circuit, show circuit. With VHDL language programming to realize the function of each module of, again cases to achieve each module of the connection, and make the digital stopwatch function. This circuit can achieve good timing function, timing precision is high. Key Words： FPGA； EDA； VHDL； Quartus II； Digital stop watch 第 一 章 緒 論 數(shù)字秒表是日常生活中比較常見的電子產(chǎn)品，其設(shè)計(jì)也是 EDA 技術(shù)中 重要的設(shè)計(jì)之一 [1]。設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語(yǔ)言來(lái)完成對(duì) 系統(tǒng)硬件功能的描述，在 EDA 工具的幫助下就可以得到最后的設(shè)計(jì)結(jié)果。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。 (5) VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。當(dāng)然每一種方案都有其各自的優(yōu)點(diǎn)。當(dāng)按下復(fù)位開關(guān)時(shí)，秒表清零并做好計(jì)時(shí)準(zhǔn)備。 本章詳細(xì)介紹了數(shù)字秒表系統(tǒng)的各個(gè)模塊的設(shè)計(jì)，并對(duì)各個(gè)模塊的每一個(gè)部分進(jìn)行了分析，在后半部分還對(duì)系統(tǒng)模型進(jìn)行了訪真與程序調(diào)試。因?yàn)樵O(shè)計(jì)采用的是機(jī)械式的按鍵，由于存在機(jī)械觸動(dòng)的彈性作用，一個(gè)按鍵開關(guān)在閉合時(shí)不會(huì)馬上穩(wěn)定地接通，在斷開時(shí)也不會(huì)馬上斷開。 計(jì)數(shù)器的原理是將幾個(gè)觸發(fā)器按照一定的順序連接起來(lái)，然后根據(jù)觸發(fā)器的狀態(tài)按照一定的規(guī)律隨時(shí)鐘的變化來(lái)記憶時(shí)鐘的個(gè)數(shù)。 七段字符顯示器的基本原理是將所要顯示的數(shù)字翻譯成構(gòu)成該電路中可發(fā)光二極管的驅(qū)動(dòng)信號(hào)，因此也可以將其視為一種譯碼電路。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA公司的 CYCLONE 系列等。 LE：鎖定控制端，當(dāng) LE=0 時(shí)，允許譯碼輸出。可以通過選擇 Start Compilation 來(lái)運(yùn)行所有的編譯器模塊，也可以通過選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。按照要求調(diào)用相關(guān)程序，運(yùn)行，觀察現(xiàn)象。 軟件調(diào)試 軟件程序的調(diào)試一般可以將重點(diǎn)放在分模塊調(diào)試上，統(tǒng)調(diào)是最后一環(huán)。 （ 2）在設(shè)置好下載器后，我開始程序運(yùn)行，發(fā)現(xiàn)下載進(jìn)去后，數(shù)碼管沒有變化，我逐一查找，發(fā)現(xiàn)數(shù)碼管沒有出錯(cuò)， CD4511 沒有出錯(cuò)，原來(lái)是清零按鍵在起作用，我按下清零按鍵后，程序終于正常運(yùn)行。在設(shè)計(jì)過程中， 許 老師多次認(rèn)真講解設(shè)計(jì)的要求及注意事項(xiàng)，并就設(shè)計(jì)中的具體問題提出了很好的建議和意見。 END COMPONENT。 SIGNAL CARRY2: STD_LOGIC。 ARCHITECTURE ART OF MIAOBIAO IS COMPONENT FENPI PORT (CLK: IN STD_LOGIC。 畢業(yè)設(shè)計(jì)是大學(xué)最重要的任務(wù)之一，是將所學(xué)知識(shí)綜合運(yùn)用，設(shè)計(jì)一個(gè)獨(dú)立的與實(shí)踐緊密聯(lián)系的系統(tǒng)。 調(diào)試過程發(fā)現(xiàn)的問題與解決方法 （ 1） 在下載過程中，在引腳鎖定完后進(jìn)行編程下載時(shí)，發(fā)現(xiàn) Hardware setup沒有 No Hardware,插進(jìn)下載器也沒有硬件設(shè)置。 (4) 把 計(jì)數(shù)器 的狀態(tài)轉(zhuǎn)換信號(hào)接至 LED 數(shù)碼管的譯碼電路，觀察 8個(gè) LED數(shù)碼管是否按設(shè)計(jì)要求顯示計(jì)數(shù)。將萬(wàn)用表的探針放到 FPGA 接電源的引腳上檢測(cè)一下，看是否符合要求。編譯器包 括的功能模塊有分析 /綜合器（ Analysis amp。 LT： 3腳是測(cè)試輸入端，當(dāng) BI=1， LT=0 時(shí)，譯碼輸出全為 1，不管輸入 DCBA 狀態(tài)如何，七段均發(fā)亮，顯示“ 8”。 (5)FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 10 進(jìn)制模塊的仿真波形圖如圖 所示： 譯碼顯示電路 模塊 在數(shù)字電路系統(tǒng)中，人們常常需要將數(shù)字電路中表示數(shù)字、文字、符號(hào)的二進(jìn)制代碼翻譯成人們習(xí)慣的形式，并且使其直觀地 顯示出來(lái)以便直接讀數(shù)。 計(jì)數(shù) 電路 模 塊 在數(shù)字秒表系統(tǒng)中要用到各種計(jì)數(shù)器。其仿真波形如 圖 所示： 圖 分頻電路模塊波形仿真圖 由圖，我們可以知道：當(dāng) CLK 經(jīng)過 10 個(gè)周期后， NEWCLK 產(chǎn)生一個(gè) 有效的正跳變，形成一個(gè) 進(jìn)位。 第三章 軟件設(shè)計(jì) 與仿真 整個(gè)系統(tǒng) 軟件 設(shè)計(jì) 是采用自頂向下分析，自底向上設(shè)計(jì)。使用按鍵開關(guān)可實(shí)現(xiàn) 開始 /結(jié)束計(jì)時(shí)操作 ，及復(fù)位清零操作和計(jì)時(shí)長(zhǎng)度模式選擇。 第 二 章 設(shè)計(jì)思想與方法論證 實(shí)現(xiàn)數(shù)字秒表的方法有多種，可以用單片機(jī)作為控制芯片， 采用 AT89C52 單片機(jī) ,數(shù)字顯示采用共陽(yáng)七段 LED 顯示器。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。目前，大多數(shù)的 CAD 廠商出品的 EDA 軟件都兼容了這種標(biāo)準(zhǔn)。EDA 是電子設(shè)計(jì)自動(dòng)化 (Electronic Design Automation)的縮寫，是 90 年代初，從CAD（計(jì)算機(jī)輔助沒計(jì)）、 CAM（算機(jī)輔助制造）、 CAT(計(jì)算機(jī)輔助測(cè)試 )和 CAE(計(jì)算機(jī)輔助工程 )的概念發(fā)展而來(lái)的。用 VHDL 語(yǔ)言編程來(lái)實(shí)現(xiàn)各個(gè)模塊的功能，再用例化來(lái)實(shí)現(xiàn)各模塊的連接，從而實(shí)現(xiàn)整個(gè)數(shù)字秒表的功能。 四、 主要參考文獻(xiàn)： [1] 潘松，黃繼業(yè)， EDA技術(shù)與 VHDL[M]北京：清華大學(xué)出版社， 2020 [2] 譚會(huì)生等 .EDA技術(shù)基礎(chǔ) [M].長(zhǎng)沙：湖南大學(xué)出版社 .2020 [3] 盧毅 ,賴杰 . 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