【正文】 數(shù)目。該值確定 addr總線的寬度。具體數(shù)值請查閱 SDRAM數(shù)據(jù)手冊。 29 SDRAM控制器內(nèi)核 地址寬度設(shè)計－列 ? 允許值： =8，且小于行的值 ? 默認值： 8 ? 描述： 列地址位的數(shù)目。例如，SDRAM排列為 4096行、 512(29)列，所以列的值為 9。具體數(shù)值請查閱 SDRAM數(shù)據(jù)手冊。 30 SDRAM控制器內(nèi)核 通過三態(tài)橋共用管腳 ?允許值：是、否 ? 默認值：否 ? 描述：當設(shè)為 No時，所有管腳都專用于 SDRAM芯片。當設(shè)為Yes時， addr,dq和 dqm管腳在系統(tǒng)內(nèi)可與三態(tài)橋共享。 31 SDRAM控制器內(nèi)核 ? 當控制器與其他三態(tài)器件共用引腳時，平均訪問時間通常增加而帶寬減少。 – 當其他器件訪問三態(tài)橋時， SDRAM要求行開啟和結(jié)束開銷周期。 – SDRAM控制器必須在再次授權(quán)訪問之前連續(xù)等待幾個時鐘周期。 – 為了使帶寬最大化，只要緊接的讀或?qū)懖僮髟谙嗤泻蛥^(qū)內(nèi)連續(xù)，SDRAM控制器就自動保留三態(tài)橋的控制。 – 只要在緊接操作中出現(xiàn)間隔，或需要一個刷新操作時， SDRAM控制器才關(guān)閉一個行列，因此控制器不能永久阻止訪問其他共用三太橋的器件。 32 SDRAM控制器內(nèi)核 包括系統(tǒng)測試臺的功能存儲模塊 ?允許值：是、否 ?默認值：是 ? 描述：當打開選項時， SOPC Builder創(chuàng)建 SDRAM芯片的功能仿真模型。該默認的存儲器模型加速創(chuàng)建的過程和檢驗使用SDRAM控制器的系統(tǒng)。 33 SDRAM控制器內(nèi)核 消息框 ? 顯示 SDRAM期望的內(nèi)存容量，以兆字節(jié)，兆位以及可尋址的字數(shù)為單位。 ? 將這些期望值與選擇的SDRAM的實際大小相比較可以檢驗設(shè)置是否正確。 34 SDRAM控制器內(nèi)核 ? － SDRAM 內(nèi) 核 配 置 選 項 Timing ： 根據(jù)在 SDRAM芯片數(shù)據(jù)手冊中提供的參數(shù)來設(shè)置芯片的時序規(guī)范 35 SDRAM控制器內(nèi)核 CAS等待時間 ?允許值： 3 ?默認值： 3 ? 描述：從讀命令到數(shù)據(jù)輸出的等待時間（以時鐘周期計算）。 36 SDRAM控制器內(nèi)核 初始化刷新周期 ?允許值： 18 ?默認值： 2 ? 描述：復位后，該值指定SDRAM控制器將執(zhí)行多少個刷新周期作為初始化序列的一部分。 37 SDRAM控制器內(nèi)核 每隔一段時間執(zhí)行一個刷新命令 ?允許值： ?默認值： ? 描述：該值指定 SDRAM控制器多久刷新一次 SDRAM。典型的SDRAM每 64ms需要 4,096刷新命令，通過每64ms/4,096=個刷新命令來符合這個要求。 38 SDRAM控制器內(nèi)核 在初始化前、上電后延時 ? 允許值： ? 默認值： 100us ? 描述：從穩(wěn)定的時鐘和電源到SDRAM初始化的延時。 39 SDRAM控制器內(nèi)核 刷新命令 (t_rfc)的持續(xù)時間 ?允許值： ?默認值： 70ns ? 描述：自動刷新周期。 40 SDRAM控制器內(nèi)核 預充電命令 (t_rp)的持續(xù)時間 ?允許值： ?默認值： 20ns ? 描述：預充電命令周期。 41 SDRAM控制器內(nèi)核 ACTIVE到 READ或 WRITE延時 ?允許值： ?默認值： 20ns ? 描述： ACTIVE到 READ或WRITE延時。 42 SDRAM控制器內(nèi)核 訪問時間 (t_ac) ?允許值： ?默認值： ? 描述：時鐘邊沿的訪問時間。該值由 CAS的等待時間決定。 43 SDRAM控制器內(nèi)核 寫恢復時間 (t_wr,無自動預充電 ) ?允許值： ?默認值： 14ns ? 描述：如果執(zhí)行了明確的預充電命令，寫恢復。該 SDRAM控制器總是執(zhí)行明確的預充電命令。 44 SDRAM控制器內(nèi)核 ? Timing選型卡 無論用戶輸入的精確時序值如何，每個參數(shù)實現(xiàn)的實際時序?qū)?Avalon時鐘的整數(shù)倍。對于每隔一段時間執(zhí)行一個刷新命令的參數(shù)，實際時序?qū)⒉怀瞿繕酥?。對于其他所有參?shù)，實際時序?qū)⒋笥诨虻扔谀繕酥怠? 45 SDRAM控制器內(nèi)核 ? 軟件編程 當通過 Avalon接口訪問時， SDRAM控制器操作起來像簡單的 SRAM存儲器，沒有可配置的軟件設(shè)置，沒有存儲器映射的寄存器。處理器訪問 SDRAM控制器不需要軟件驅(qū)動程序。 46 SDRAM控制器內(nèi)核 ? SDRAM應(yīng)用 SDRAM控制器128Mbits16Mbytes32位 數(shù)據(jù)寬度SDR AM器 件Altera FPGAAvalon從機接口到片內(nèi)邏輯addrCtlnCSData(32bit)一個帶 32位數(shù)據(jù)總線的 128Mbit SDRAM芯片 47 SDRAM控制器內(nèi)核 ? SDRAM應(yīng)用 兩個帶 16位數(shù)據(jù)總線的 64Mbit SDRAM芯片 SDRAM控制器64Mbits8Mbytes16位 數(shù)據(jù)寬度SDR AM器 件Altera FPGAAvalon從機接口到片內(nèi)邏輯addrCtlnCSData(32bit)64Mbits8Mbytes16位 數(shù)據(jù)寬度SDR AM器 件16bit16bit結(jié)果為：一個 128M位，數(shù)據(jù)總線寬度為 32位的存儲器 48 SDRAM控制器內(nèi)核 ? SDRAM應(yīng)用 兩個帶 32位數(shù)據(jù)總線的 128Mbit SDRAM芯片 SDRAM控制器128Mbits16Mbytes32位 數(shù)據(jù)寬度SDR AM器 件Altera FPGAAvalon從機接口到片內(nèi)邏輯addrCtlnCS[0]Data(32bit)128Mbits16Mbytes32位 數(shù)據(jù)寬度SDR AM器 件32bit32bitnCS[1]結(jié)果為：一個 256M位，數(shù)據(jù)總線寬度為 32位的存儲器 49 SDRAM控制器內(nèi)核 ? SDRAM應(yīng)用 50 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 51 CFI控制器內(nèi)核 ? CFI控制器內(nèi)核綜述 對于 Nios II處理器， Altera為 CFI控制器提供硬件抽象層 (HAL)驅(qū)動程序。驅(qū)動程序提供了遵循 CFI接口規(guī)范的 Flash存儲器的通用訪問函數(shù)。因此，用戶不需要寫任何代碼就可以訪問遵循 CFI接口規(guī)范的 Flash器件。 NIOSII開發(fā)套件提供一個基于 NIOSII處理器和 CFI控制器的下載程序 Flash Programmer，可以用來將程序下載到任何連接到 Altera FPGA的遵循 CFI的 Flash存儲器中。 52 CFI控制器內(nèi)核 ? CFI控制器內(nèi)核綜述 片上外設(shè)Avalon三態(tài)橋Avalon主控制器（e g . C P U ）MSSAvalon交換構(gòu)架SMMFlash其它ENBFlash儲存器S其它儲存器SShipSelectread_n,write_nShipSelectread_n,write_nSAvalon 主控制器接口Avalon 從控制器接口Altera FPGA三態(tài)緩沖器CFI控制器框圖 53 CFI控制器內(nèi)核 ? － CFI 控 制 器 內(nèi) 核 設(shè) 置 CFI控制器框圖 Attributes ： 用于完成 Presets、 size 和 Board Info這 3個選項的設(shè)定。 Presets ： 選擇預設(shè)好的 CFI Flash。 當選定某個芯片型號，該 CFI控制器的所有設(shè)置都會相應(yīng)更新。 Size ： ?地址寬度： Flash地址總線寬度。 ?數(shù)據(jù)寬度： Flash數(shù)據(jù)總線寬度。 大小設(shè)置使 SOPC Builder為Flash器件分配正確的地址空間。 Board Info ： 該設(shè)置與 NIOSII IDE中集成的Flash Programmer相關(guān)。 用于映射 CFI控制器目標系統(tǒng)板元件的已知芯片。 54 CFI控制器內(nèi)核 ? － CFI 控 制 器 內(nèi) 核 設(shè) 置 CFI控制器框圖 Timing： 用于完成時序設(shè)置，包括建立時間、等待周期、保持時間等。 Setup： chipselect有效后， read或 write信號有效前所需的時間。 Wait：每次數(shù)據(jù)傳輸過程中， read或 write信號需要保持的時間。 Hold： write信號無效后， chipselect信號無效前所需要的時間。 Units：用于 Setup、 Wait和 Hold值的時間單位，可以是 ns、 us、 ms和時鐘周期。 55 ? 軟件編程 Avalon主控制器可以直接讀 Flash芯片。對于 Nios II處理器用戶， Altera提供 HAL系統(tǒng)庫驅(qū)動程序和 API函數(shù)來支持對 Flash存儲器的擦除和寫操作。 當前， Altera提供的 CFI控制器驅(qū)動程序僅支持 AMD和 Intel的 Flash芯片。 CFI控制器內(nèi)核 56 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 57 EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述 – Altera EPCS 串行配置器件：可用于存儲程序代碼、非易失性程序數(shù)據(jù)和 FPGA配置數(shù)據(jù)。 – 帶 Avalon接口的 EPCS設(shè)備控制器內(nèi)核（“ EPCS控制器”）允許 NiosII系統(tǒng)訪問 Altera EPCS串行配置器件。 – Altera提供集成到 NiosII硬件抽象層 (HAL)系統(tǒng)庫的驅(qū)動程序，允許用戶使用 HAL應(yīng)用程序接口 (API)來讀取和編寫 EPCS器件。 58 EPCS控制器內(nèi)核 ? EPCS控制器可用于： – 在 EPCS器件中存儲程序代碼： EPCS控制器自帶 Bootloader代碼，允許用戶在 EPCS器件中存儲程序代碼。 – 存儲非易失性數(shù)據(jù)： 例如串行號， NIC號和其他需要長久儲存的數(shù)據(jù)。 – 管理 FPGA配置數(shù)據(jù)： EPCS可存儲 FPGA的配置數(shù)據(jù)，并在上電時自動完成對 FPGA的配置。具有網(wǎng)絡(luò)接口的嵌入式系統(tǒng)可從網(wǎng)上接收新的 FPGA配置數(shù)據(jù)，并通過 EPCS控制器將新的配置數(shù)據(jù)下載到 EPCS串行配置器件中。 59 EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述 EPCS控制器結(jié)構(gòu)框圖 BootLoader ROM EPCS控制器 配置存 儲空間 通用存 儲空間 EPCS配置器件 Avalon 總線 NiosII CPU 片內(nèi)外設(shè) Altera FPGA 存儲 FPGA配置數(shù)據(jù) 剩余空間可用于存儲用戶非易失性數(shù)據(jù)。 1KB的片內(nèi)存儲器 60 EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述： – NIOSII處理器可設(shè)置成從 EPCS控制器開始引導。在這種情況下，復位 CPU后首先執(zhí)行引導 EPCS控制器的 Bootloader ROM中的代碼，從 EPCS通用內(nèi)存區(qū)域復制數(shù)據(jù)到 RAM。啟動代碼無須編寫，由 NIOSII IDE自動生成。 – Altera EPCS配置器件與 FPGA上特定的引腳相連， EPCS控制器內(nèi)核在高層 SOPC Builder模塊不會產(chǎn)生 I/O口。 EPCS控制器內(nèi)核信號自動連接到 EPCS器件的引腳上。 – 每個 FPGA設(shè)計只能添加一個 EPCS控制器。 61 EPCS控制器內(nèi)核 ? 軟件編程 Altera提供的 HAL Flash設(shè)備