【正文】 數(shù)目。該值確定 addr總線的寬度。具體數(shù)值請(qǐng)查閱 SDRAM數(shù)據(jù)手冊(cè)。 29 SDRAM控制器內(nèi)核 地址寬度設(shè)計(jì)－列 ? 允許值： =8，且小于行的值 ? 默認(rèn)值： 8 ? 描述： 列地址位的數(shù)目。例如，SDRAM排列為 4096行、 512(29)列，所以列的值為 9。具體數(shù)值請(qǐng)查閱 SDRAM數(shù)據(jù)手冊(cè)。 30 SDRAM控制器內(nèi)核 通過(guò)三態(tài)橋共用管腳 ?允許值：是、否 ? 默認(rèn)值：否 ? 描述：當(dāng)設(shè)為 No時(shí)，所有管腳都專用于 SDRAM芯片。當(dāng)設(shè)為Yes時(shí)， addr,dq和 dqm管腳在系統(tǒng)內(nèi)可與三態(tài)橋共享。 31 SDRAM控制器內(nèi)核 ? 當(dāng)控制器與其他三態(tài)器件共用引腳時(shí)，平均訪問(wèn)時(shí)間通常增加而帶寬減少。 – 當(dāng)其他器件訪問(wèn)三態(tài)橋時(shí)， SDRAM要求行開(kāi)啟和結(jié)束開(kāi)銷周期。 – SDRAM控制器必須在再次授權(quán)訪問(wèn)之前連續(xù)等待幾個(gè)時(shí)鐘周期。 – 為了使帶寬最大化，只要緊接的讀或?qū)懖僮髟谙嗤泻蛥^(qū)內(nèi)連續(xù)，SDRAM控制器就自動(dòng)保留三態(tài)橋的控制。 – 只要在緊接操作中出現(xiàn)間隔，或需要一個(gè)刷新操作時(shí)， SDRAM控制器才關(guān)閉一個(gè)行列，因此控制器不能永久阻止訪問(wèn)其他共用三太橋的器件。 32 SDRAM控制器內(nèi)核 包括系統(tǒng)測(cè)試臺(tái)的功能存儲(chǔ)模塊 ?允許值：是、否 ?默認(rèn)值：是 ? 描述：當(dāng)打開(kāi)選項(xiàng)時(shí)， SOPC Builder創(chuàng)建 SDRAM芯片的功能仿真模型。該默認(rèn)的存儲(chǔ)器模型加速創(chuàng)建的過(guò)程和檢驗(yàn)使用SDRAM控制器的系統(tǒng)。 33 SDRAM控制器內(nèi)核 消息框 ? 顯示 SDRAM期望的內(nèi)存容量，以兆字節(jié)，兆位以及可尋址的字?jǐn)?shù)為單位。 ? 將這些期望值與選擇的SDRAM的實(shí)際大小相比較可以檢驗(yàn)設(shè)置是否正確。 34 SDRAM控制器內(nèi)核 ? － SDRAM 內(nèi) 核 配 置 選 項(xiàng) Timing ： 根據(jù)在 SDRAM芯片數(shù)據(jù)手冊(cè)中提供的參數(shù)來(lái)設(shè)置芯片的時(shí)序規(guī)范 35 SDRAM控制器內(nèi)核 CAS等待時(shí)間 ?允許值： 3 ?默認(rèn)值： 3 ? 描述：從讀命令到數(shù)據(jù)輸出的等待時(shí)間（以時(shí)鐘周期計(jì)算）。 36 SDRAM控制器內(nèi)核 初始化刷新周期 ?允許值： 18 ?默認(rèn)值： 2 ? 描述：復(fù)位后，該值指定SDRAM控制器將執(zhí)行多少個(gè)刷新周期作為初始化序列的一部分。 37 SDRAM控制器內(nèi)核 每隔一段時(shí)間執(zhí)行一個(gè)刷新命令 ?允許值： ?默認(rèn)值： ? 描述：該值指定 SDRAM控制器多久刷新一次 SDRAM。典型的SDRAM每 64ms需要 4,096刷新命令，通過(guò)每64ms/4,096=個(gè)刷新命令來(lái)符合這個(gè)要求。 38 SDRAM控制器內(nèi)核 在初始化前、上電后延時(shí) ? 允許值： ? 默認(rèn)值： 100us ? 描述：從穩(wěn)定的時(shí)鐘和電源到SDRAM初始化的延時(shí)。 39 SDRAM控制器內(nèi)核 刷新命令 (t_rfc)的持續(xù)時(shí)間 ?允許值： ?默認(rèn)值： 70ns ? 描述：自動(dòng)刷新周期。 40 SDRAM控制器內(nèi)核 預(yù)充電命令 (t_rp)的持續(xù)時(shí)間 ?允許值： ?默認(rèn)值： 20ns ? 描述：預(yù)充電命令周期。 41 SDRAM控制器內(nèi)核 ACTIVE到 READ或 WRITE延時(shí) ?允許值： ?默認(rèn)值： 20ns ? 描述： ACTIVE到 READ或WRITE延時(shí)。 42 SDRAM控制器內(nèi)核 訪問(wèn)時(shí)間 (t_ac) ?允許值： ?默認(rèn)值： ? 描述：時(shí)鐘邊沿的訪問(wèn)時(shí)間。該值由 CAS的等待時(shí)間決定。 43 SDRAM控制器內(nèi)核 寫(xiě)恢復(fù)時(shí)間 (t_wr,無(wú)自動(dòng)預(yù)充電 ) ?允許值： ?默認(rèn)值： 14ns ? 描述：如果執(zhí)行了明確的預(yù)充電命令，寫(xiě)恢復(fù)。該 SDRAM控制器總是執(zhí)行明確的預(yù)充電命令。 44 SDRAM控制器內(nèi)核 ? Timing選型卡 無(wú)論用戶輸入的精確時(shí)序值如何，每個(gè)參數(shù)實(shí)現(xiàn)的實(shí)際時(shí)序?qū)?Avalon時(shí)鐘的整數(shù)倍。對(duì)于每隔一段時(shí)間執(zhí)行一個(gè)刷新命令的參數(shù)，實(shí)際時(shí)序?qū)⒉怀瞿繕?biāo)值。對(duì)于其他所有參數(shù)，實(shí)際時(shí)序?qū)⒋笥诨虻扔谀繕?biāo)值。 45 SDRAM控制器內(nèi)核 ? 軟件編程 當(dāng)通過(guò) Avalon接口訪問(wèn)時(shí)， SDRAM控制器操作起來(lái)像簡(jiǎn)單的 SRAM存儲(chǔ)器，沒(méi)有可配置的軟件設(shè)置，沒(méi)有存儲(chǔ)器映射的寄存器。處理器訪問(wèn) SDRAM控制器不需要軟件驅(qū)動(dòng)程序。 46 SDRAM控制器內(nèi)核 ? SDRAM應(yīng)用 SDRAM控制器128Mbits16Mbytes32位 數(shù)據(jù)寬度SDR AM器 件Altera FPGAAvalon從機(jī)接口到片內(nèi)邏輯addrCtlnCSData(32bit)一個(gè)帶 32位數(shù)據(jù)總線的 128Mbit SDRAM芯片 47 SDRAM控制器內(nèi)核 ? SDRAM應(yīng)用 兩個(gè)帶 16位數(shù)據(jù)總線的 64Mbit SDRAM芯片 SDRAM控制器64Mbits8Mbytes16位 數(shù)據(jù)寬度SDR AM器 件Altera FPGAAvalon從機(jī)接口到片內(nèi)邏輯addrCtlnCSData(32bit)64Mbits8Mbytes16位 數(shù)據(jù)寬度SDR AM器 件16bit16bit結(jié)果為：一個(gè) 128M位，數(shù)據(jù)總線寬度為 32位的存儲(chǔ)器 48 SDRAM控制器內(nèi)核 ? SDRAM應(yīng)用 兩個(gè)帶 32位數(shù)據(jù)總線的 128Mbit SDRAM芯片 SDRAM控制器128Mbits16Mbytes32位 數(shù)據(jù)寬度SDR AM器 件Altera FPGAAvalon從機(jī)接口到片內(nèi)邏輯addrCtlnCS[0]Data(32bit)128Mbits16Mbytes32位 數(shù)據(jù)寬度SDR AM器 件32bit32bitnCS[1]結(jié)果為：一個(gè) 256M位，數(shù)據(jù)總線寬度為 32位的存儲(chǔ)器 49 SDRAM控制器內(nèi)核 ? SDRAM應(yīng)用 50 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 51 CFI控制器內(nèi)核 ? CFI控制器內(nèi)核綜述 對(duì)于 Nios II處理器， Altera為 CFI控制器提供硬件抽象層 (HAL)驅(qū)動(dòng)程序。驅(qū)動(dòng)程序提供了遵循 CFI接口規(guī)范的 Flash存儲(chǔ)器的通用訪問(wèn)函數(shù)。因此，用戶不需要寫(xiě)任何代碼就可以訪問(wèn)遵循 CFI接口規(guī)范的 Flash器件。 NIOSII開(kāi)發(fā)套件提供一個(gè)基于 NIOSII處理器和 CFI控制器的下載程序 Flash Programmer，可以用來(lái)將程序下載到任何連接到 Altera FPGA的遵循 CFI的 Flash存儲(chǔ)器中。 52 CFI控制器內(nèi)核 ? CFI控制器內(nèi)核綜述 片上外設(shè)Avalon三態(tài)橋Avalon主控制器（e g . C P U ）MSSAvalon交換構(gòu)架SMMFlash其它ENBFlash儲(chǔ)存器S其它儲(chǔ)存器SShipSelectread_n,write_nShipSelectread_n,write_nSAvalon 主控制器接口Avalon 從控制器接口Altera FPGA三態(tài)緩沖器CFI控制器框圖 53 CFI控制器內(nèi)核 ? － CFI 控 制 器 內(nèi) 核 設(shè) 置 CFI控制器框圖 Attributes ： 用于完成 Presets、 size 和 Board Info這 3個(gè)選項(xiàng)的設(shè)定。 Presets ： 選擇預(yù)設(shè)好的 CFI Flash。 當(dāng)選定某個(gè)芯片型號(hào)，該 CFI控制器的所有設(shè)置都會(huì)相應(yīng)更新。 Size ： ?地址寬度： Flash地址總線寬度。 ?數(shù)據(jù)寬度： Flash數(shù)據(jù)總線寬度。 大小設(shè)置使 SOPC Builder為Flash器件分配正確的地址空間。 Board Info ： 該設(shè)置與 NIOSII IDE中集成的Flash Programmer相關(guān)。 用于映射 CFI控制器目標(biāo)系統(tǒng)板元件的已知芯片。 54 CFI控制器內(nèi)核 ? － CFI 控 制 器 內(nèi) 核 設(shè) 置 CFI控制器框圖 Timing： 用于完成時(shí)序設(shè)置，包括建立時(shí)間、等待周期、保持時(shí)間等。 Setup： chipselect有效后， read或 write信號(hào)有效前所需的時(shí)間。 Wait：每次數(shù)據(jù)傳輸過(guò)程中， read或 write信號(hào)需要保持的時(shí)間。 Hold： write信號(hào)無(wú)效后， chipselect信號(hào)無(wú)效前所需要的時(shí)間。 Units：用于 Setup、 Wait和 Hold值的時(shí)間單位，可以是 ns、 us、 ms和時(shí)鐘周期。 55 ? 軟件編程 Avalon主控制器可以直接讀 Flash芯片。對(duì)于 Nios II處理器用戶， Altera提供 HAL系統(tǒng)庫(kù)驅(qū)動(dòng)程序和 API函數(shù)來(lái)支持對(duì) Flash存儲(chǔ)器的擦除和寫(xiě)操作。 當(dāng)前， Altera提供的 CFI控制器驅(qū)動(dòng)程序僅支持 AMD和 Intel的 Flash芯片。 CFI控制器內(nèi)核 56 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 57 EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述 – Altera EPCS 串行配置器件：可用于存儲(chǔ)程序代碼、非易失性程序數(shù)據(jù)和 FPGA配置數(shù)據(jù)。 – 帶 Avalon接口的 EPCS設(shè)備控制器內(nèi)核（“ EPCS控制器”）允許 NiosII系統(tǒng)訪問(wèn) Altera EPCS串行配置器件。 – Altera提供集成到 NiosII硬件抽象層 (HAL)系統(tǒng)庫(kù)的驅(qū)動(dòng)程序，允許用戶使用 HAL應(yīng)用程序接口 (API)來(lái)讀取和編寫(xiě) EPCS器件。 58 EPCS控制器內(nèi)核 ? EPCS控制器可用于： – 在 EPCS器件中存儲(chǔ)程序代碼： EPCS控制器自帶 Bootloader代碼，允許用戶在 EPCS器件中存儲(chǔ)程序代碼。 – 存儲(chǔ)非易失性數(shù)據(jù)： 例如串行號(hào)， NIC號(hào)和其他需要長(zhǎng)久儲(chǔ)存的數(shù)據(jù)。 – 管理 FPGA配置數(shù)據(jù)： EPCS可存儲(chǔ) FPGA的配置數(shù)據(jù)，并在上電時(shí)自動(dòng)完成對(duì) FPGA的配置。具有網(wǎng)絡(luò)接口的嵌入式系統(tǒng)可從網(wǎng)上接收新的 FPGA配置數(shù)據(jù)，并通過(guò) EPCS控制器將新的配置數(shù)據(jù)下載到 EPCS串行配置器件中。 59 EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述 EPCS控制器結(jié)構(gòu)框圖 BootLoader ROM EPCS控制器 配置存 儲(chǔ)空間 通用存 儲(chǔ)空間 EPCS配置器件 Avalon 總線 NiosII CPU 片內(nèi)外設(shè) Altera FPGA 存儲(chǔ) FPGA配置數(shù)據(jù) 剩余空間可用于存儲(chǔ)用戶非易失性數(shù)據(jù)。 1KB的片內(nèi)存儲(chǔ)器 60 EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述： – NIOSII處理器可設(shè)置成從 EPCS控制器開(kāi)始引導(dǎo)。在這種情況下，復(fù)位 CPU后首先執(zhí)行引導(dǎo) EPCS控制器的 Bootloader ROM中的代碼，從 EPCS通用內(nèi)存區(qū)域復(fù)制數(shù)據(jù)到 RAM。啟動(dòng)代碼無(wú)須編寫(xiě)，由 NIOSII IDE自動(dòng)生成。 – Altera EPCS配置器件與 FPGA上特定的引腳相連， EPCS控制器內(nèi)核在高層 SOPC Builder模塊不會(huì)產(chǎn)生 I/O口。 EPCS控制器內(nèi)核信號(hào)自動(dòng)連接到 EPCS器件的引腳上。 – 每個(gè) FPGA設(shè)計(jì)只能添加一個(gè) EPCS控制器。 61 EPCS控制器內(nèi)核 ? 軟件編程 Altera提供的 HAL Flash設(shè)備