基于fpga的spwm設(shè)計(jì)方案-文庫(kù)吧
2025-04-27 23:29 本頁(yè)面
【正文】 ca=ucua)時(shí)，所得到的線電壓脈沖系列卻是單極性的?！?2)雙極性調(diào)制的工作特點(diǎn)：逆變橋在工作時(shí)，同一橋臂的兩個(gè)逆變器件總是按相電壓脈沖系列的規(guī)律交替地導(dǎo)通和關(guān)斷，毫不停息，而流過負(fù)載ZL的是按線電壓規(guī)律變化的交變電流。圖 雙極性SPWM SPWM硬件實(shí)現(xiàn)方案 一、采用單片機(jī)來(lái)產(chǎn)生SPWM的方法，只須采用單片單片機(jī)，控制靈活，但SPWM信號(hào)的產(chǎn)生需占用CPU大量的工作時(shí)間，通用性差。 二、基于DSP控制的單相逆變電源設(shè)計(jì)方案，運(yùn)算速度快，但合成頻率較低且不可調(diào)。三、采用單片機(jī)和FPGA協(xié)同設(shè)計(jì)，實(shí)現(xiàn)了對(duì)SPWM信號(hào)的調(diào)頻控制，但系統(tǒng)實(shí)現(xiàn)比較復(fù)雜，成本較高。四、基于FPGA的SPWM控制器實(shí)現(xiàn)方案，通過控制相位累加器和輸入頻率來(lái)控制。 本設(shè)計(jì)方案選擇通過以上分析，F(xiàn)PGA具有豐富的存儲(chǔ)資源，完全可以存儲(chǔ)足夠的相位字來(lái)生成三角波和正弦波。FPGA是硬件級(jí)別的設(shè)計(jì)，可以快速實(shí)現(xiàn)查表等操作。所以可以生成較高頻率的波形。綜上，本設(shè)計(jì)采用FPGA，通過雙極性的三角波，正弦波比較法來(lái)設(shè)計(jì)SPWM發(fā)生器。 本章小結(jié) 產(chǎn)生SWPM的方法很多。應(yīng)該根據(jù)需要選擇合適的方法，否則可能造成資源的浪費(fèi)或無(wú)法實(shí)現(xiàn)指標(biāo)。雖然隨著現(xiàn)在集成電路的發(fā)展，已經(jīng)有和多成熟的SPWM專用芯片，比如SA8281，但基于FPGA的SPWM可以做到高速，穩(wěn)定，還可以同其他數(shù)字電路一起設(shè)計(jì)在一塊FPGA上。從而減小電路的復(fù)雜性。因此基于FPGA的SPWM設(shè)計(jì)有它自己的優(yōu)勢(shì)。 第2章?VHDL設(shè)計(jì) 總體框圖輸出比較器三角波地址正弦波地址三角波LUT正弦波LUT相位累加器地址發(fā)生器三角波時(shí)鐘正弦波時(shí)鐘時(shí)鐘發(fā)生器可調(diào)分頻器主時(shí)鐘 模塊設(shè)計(jì) 可調(diào)分頻器頻率控制可以通過控制相位增量來(lái)控制。但由于本設(shè)計(jì)采樣值較少。容易造成波形的不連續(xù)。所以選擇控制輸入頻率。詳細(xì)程序見附錄1。分頻器有計(jì)數(shù)器，比較器，和觸發(fā)器等組成，頻率字被高電平使能鎖存進(jìn)寄存器后，計(jì)數(shù)器對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)器等于頻率字寄存器后，對(duì)輸出取反，從而實(shí)現(xiàn)分頻。分頻后頻率分頻器RTL原理圖如圖 圖 可調(diào)分頻器原理圖分頻器RTL仿真如圖圖 分頻器RTL仿真,16,8時(shí)的時(shí)序圖?？梢钥吹疆?dāng)頻率字fre_word送的數(shù)據(jù)線上后，然后使能，輸出clk_out的頻率就會(huì)相應(yīng)改變 時(shí)鐘發(fā)生器為了得到較準(zhǔn)確的SPWM波。選取三角波的頻率為為正弦波的16倍，且兩者應(yīng)該同步，所以設(shè)計(jì)了時(shí)鐘發(fā)生器。詳細(xì)程序見附錄。時(shí)鐘發(fā)生器由一個(gè)二進(jìn)制計(jì)數(shù)器，比較器和觸發(fā)器組成，觸發(fā)器可以同步兩時(shí)鐘的相位。時(shí)鐘發(fā)生器有時(shí)鐘輸入，復(fù)位，和三角時(shí)鐘輸出，正弦時(shí)鐘輸出。從RTL仿真可以看出，兩者的上升沿是同步的。 時(shí)鐘發(fā)生器RTL原理圖 RTL仿真如圖 圖 時(shí)鐘發(fā)生器RTL仿真 地址發(fā)生器地址發(fā)生器由于產(chǎn)生LUT的地址。可以同步產(chǎn)生三角波LUT和正弦波LUT的地址。地址發(fā)生器的地址寬度為8位，地址為線性遞增。當(dāng)達(dá)到最大值是從0重新開始。地址發(fā)生器主要由加法器組成。詳細(xì)程序見附錄。地址發(fā)生器有三角，正弦時(shí)鐘輸入，和三角，正弦地址輸出，復(fù)位。.. 地址發(fā)生器RTL原理圖地址發(fā)生器RTL仿真如圖 圖 地址發(fā)生器RTL仿真 相位調(diào)節(jié)器器 為了能夠精確的控制輸出SPWM，所以通過相位累加器精確調(diào)節(jié)正弦波的相位，從而控制SPWM的相位。相位累加器用來(lái)實(shí)現(xiàn)輸入地址和相位控制字的相加，從而改變正弦輸入的相位。詳細(xì)程序見附錄。相位累加器有8位相位輸入，相位字使能，復(fù)位。如果想正弦波后移，根據(jù)三角公式，當(dāng)相位字超過周期的一半即可實(shí)現(xiàn)相位的后移。 相位累加器RTL原理圖RTL仿真如圖 .圖 相位累加器RTL仿真從圖中可以看出，當(dāng)使能相位輸入以后，輸出地址（上方）相對(duì)輸入（下方）有明顯的超前。 LUTL兩種波形LUT實(shí)際由ROM組成，ROM根據(jù)輸入的地址輸出相應(yīng)的數(shù)據(jù)，即可完成查表操作。由于ROM的mif文件計(jì)算比較麻煩，所以使用C語(yǔ)言編程，由計(jì)算機(jī)生產(chǎn)，程序見附錄2.由于現(xiàn)今的FPGA都帶有足夠的RAM，所以ROM的設(shè)計(jì)是用芯片本身的RAM改變而成。RTL原理圖如圖 部分mif文件值如下表。 表 比較器比較器用來(lái)實(shí)現(xiàn)正弦數(shù)據(jù)和三角波數(shù)據(jù)的比較。當(dāng)正弦波輸入大于三角波輸入，輸出1，其余輸出0,。從而產(chǎn)生需要的SPWM波。比較器的比較操作有三角波時(shí)鐘進(jìn)行同步。詳細(xì)程序見附錄。比較器有兩個(gè)輸入，一個(gè)輸出，和時(shí)鐘輸入。RTL原理圖如圖 圖 比較器原理圖RTL仿真如圖 圖 比較器RTL仿真 圖中，當(dāng)IN1IN2時(shí)，輸出Q即為1,。 頂層設(shè)計(jì)為了直觀的進(jìn)行各信號(hào)之間的連接，
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