【正文】 FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需要一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。FPGA有多種配置模式：并行主模式是一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器外設(shè)，由微處理器對其編程。由于FPGA 具有可編程邏輯器件現(xiàn)場可編程的靈活性， 又具有門陳列器件功能強(qiáng)、高集成度和高速度的優(yōu)點(diǎn)， 因此在要求功能越來越強(qiáng)， 體積越來越小， 功耗越來越低的現(xiàn)代通信系統(tǒng)設(shè)計(jì)中被越來越廣泛的應(yīng)用。 VHDL簡介硬件描述語言(HDL—Hardware Description Language)是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。VHDL語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯誤。早期的硬件描述語言，如ABEL–HDL、AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美國國防部正式推出了VHDL(Very High Speed IC Hardware Description Language)語言，1987年IEEE采納VHDL為硬件描述語言標(biāo)準(zhǔn)(IEEE STD1076)。VHDL語言的全稱是“超高速集成電路硬件描述語言”，它是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述， VHDL是一種獨(dú)立于實(shí)現(xiàn)技術(shù)的語言，它不受某一特定工藝的束縛，允許設(shè)計(jì)者在其使用范圍內(nèi)選擇工藝和方法。為了適應(yīng)未來的數(shù)字硬件技術(shù)，VHDL還提供了將新技術(shù)引入現(xiàn)有設(shè)計(jì)的潛力。VHDL語言的最大特點(diǎn)是描述能力極強(qiáng)，覆蓋了邏輯設(shè)計(jì)的諸多領(lǐng)域和層次，并支持眾多的硬件模型。此外，VHDL較其他的硬件描述語言有如下優(yōu)越之處：支持從系統(tǒng)級到門級電路的描述，同時(shí)也支持多層次的混合描述；描述形式可以是結(jié)構(gòu)描述，也可以是行為描述，或者二者兼而有之。既支持自底向上的設(shè)計(jì)，也支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，也支持層次化設(shè)計(jì)；支持大規(guī)模的設(shè)計(jì)。既支持同步電路，也支持異步電路，既支持同步方式，也支持異步方式。數(shù)據(jù)類型豐富，既支持預(yù)定義的數(shù)據(jù)類型，又支持自定義的數(shù)據(jù)類型；VHDL是強(qiáng)類型語言，設(shè)計(jì)電路安全性好。支持傳輸延遲和慣性延遲，可以更準(zhǔn)確地建立復(fù)雜的電路硬件模型。支持過程與函數(shù)的概念，有助于設(shè)計(jì)者組織描述，對行為功能進(jìn)一步分類。提供了將獨(dú)立的工藝集中于一個設(shè)計(jì)包的方法，便于作為標(biāo)準(zhǔn)的設(shè)計(jì)文檔保存，也便于設(shè)計(jì)資源的重復(fù)使用。VHDL語言具有很高的精確性，并提供了向設(shè)計(jì)傳送環(huán)境信息的能力。VHDL語言的斷言語句可用來描述設(shè)計(jì)本身的約束信息，支持設(shè)計(jì)在描述中的書寫錯誤和特殊約束，便于模擬調(diào)試，而且為綜合提供了重要信息。 論文的目標(biāo)與內(nèi)容安排FPGA就是現(xiàn)場可編程門陣列（Field Programmable Gate Array），它具有類似于半定制門陣列的通用結(jié)構(gòu)，即由邏輯功能塊排列成陣列組成，并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)所需的設(shè)計(jì)由于FPGA 具有可編程邏輯器件現(xiàn)場可編程的靈活性，又具有門陳列器件功能強(qiáng)、高集成度和高速度的優(yōu)點(diǎn)， 因此在要求功能越來越強(qiáng)，體積越來越小，功耗越來越低的現(xiàn)代通信系統(tǒng)設(shè)計(jì)中被越來越廣泛的應(yīng)用。本論文就是用FPGA來實(shí)現(xiàn)2FSK的調(diào)制解調(diào)算法。本論文用FPGA的開發(fā)平臺Max+PlusⅡ來實(shí)現(xiàn)整個仿真系統(tǒng)，具體內(nèi)容有：m序列(偽隨機(jī)序列)的產(chǎn)生；分頻器的設(shè)計(jì)；數(shù)據(jù)的選擇控制，具體調(diào)制模塊的設(shè)計(jì)和正弦信號的產(chǎn)生幾部分。在Max+Plus Ⅱ中實(shí)現(xiàn)2FSK系統(tǒng)時(shí)，主要采用圖形輸入和文本輸入（VHDL語言編程）相結(jié)合的方式進(jìn)行，具體的模塊設(shè)計(jì)都是采用VHDL語言編寫，整個系統(tǒng)的實(shí)現(xiàn)則是采用圖形輸入。 在設(shè)計(jì)中，也存在一些誤差問題，比如系統(tǒng)延遲問題，仿真出現(xiàn)毛刺，由于所有的仿真也都是在理想狀態(tài)下進(jìn)行的，這些問題在這篇論文中都沒有進(jìn)行深入討論，這是以后對2FSK的FPGA實(shí)現(xiàn)需要繼續(xù)研究的問題。第二章 FSK調(diào)制解調(diào)方法 FSK調(diào)制方法 2FSK與MFSK調(diào)制FSK又稱頻移鍵控，它是利用載頻頻率的變化來傳遞數(shù)字信息。FSK是信息傳輸中使用得較早的一種調(diào)制方式，它的主要優(yōu)點(diǎn)是：實(shí)現(xiàn)起來較容易，抗噪聲與抗衰減的性能較好。在中低速數(shù)據(jù)傳輸中得到了廣泛的應(yīng)用。2FSK信號為兩個不同頻率交替發(fā)送的ASK信號的和。圖21 2FSK波形2FSK是二進(jìn)制頻移鍵控，2FSK信號的“0”符號對應(yīng)于載頻ω1，而“1”符號對應(yīng)于載頻ω2。所以2FSK信號可利用一個矩形脈沖序列對一個載波進(jìn)行調(diào)頻而獲得。根據(jù)以上2FSK信號的產(chǎn)生原理，已調(diào)信號的數(shù)學(xué)表示式為eo(t)=Σang(tnTs)cos(ω1t+Φn)+ Σang(tnTs)cos(ω2t+θn) (21)式中g(shù)(t)為單個矩形脈沖，脈寬為Ts1概率為（1P）0概率為 P= (22)的反碼 0 概率為（1P）1 概率為 P= (23)，分別為第n個信號碼元的初相位由于多進(jìn)制數(shù)字調(diào)制是使被調(diào)參數(shù)在一個碼元間隔內(nèi)有多個可能取值，因此與二進(jìn)制數(shù)字調(diào)制相比，多進(jìn)制數(shù)字調(diào)制具有以下兩個優(yōu)點(diǎn)：(1)在相同的碼元傳輸速率下，多進(jìn)制系統(tǒng)的信息傳輸速率顯然比二進(jìn)制的高。(2)在相同的信息傳輸速率下，由于多進(jìn)制碼元傳輸速率比二進(jìn)制的低，因而多進(jìn)制信號碼元的持續(xù)時(shí)間要比二進(jìn)制的長。顯然，增大碼元寬度，就會增加碼元的能量，并能減少由于信道特性引起的碼間干擾的影響等。正是基于這些特點(diǎn)，使多進(jìn)制調(diào)制方式得到了廣泛的應(yīng)用。輸出輸入f2f1fM相加器門電路門電路門電路邏 輯 電 路接 收濾波器抽樣判決器檢波器檢波器檢波器帶通f1帶通f2帶通fm邏輯電路 信道串/并變換 MFSK是多進(jìn)制數(shù)字頻率調(diào)制，簡稱多頻制。它基本上是二進(jìn)制數(shù)字頻率鍵控方式的直接推廣，其組成方框圖如下：圖22 多頻制系統(tǒng)的組成方框圖絕大多數(shù)的多頻制系統(tǒng)，可用上圖表示。圖中，串并變換器和邏輯電路將一組輸入二進(jìn)制碼轉(zhuǎn)換成有多種狀態(tài)的多進(jìn)制碼。當(dāng)某組二進(jìn)制碼到來時(shí)，邏輯電路的輸出一方面打開相應(yīng)的一個門電路，讓與該門電路相應(yīng)載波發(fā)送出去；另一方面卻同時(shí)關(guān)閉其余所有的門電路。于是，當(dāng)一組組二進(jìn)制碼輸入時(shí)，經(jīng)相加器送出的便是一個多進(jìn)制頻率鍵控的波形。多頻制的解調(diào)部分由多個帶通濾波器、包絡(luò)檢波器及一個抽樣判決器的有關(guān)邏輯電路組成。各帶通濾波器的中心頻率就是多個載波的頻率。因而，當(dāng)某一載頻到來時(shí)，只有一個帶通濾波器有信號通過，而其他帶通濾波器只有噪聲通過。抽樣判決器的任務(wù)是在給定時(shí)刻上比較各檢波器輸出的電壓，并選出最大者作為輸出。 MFSK信號帶寬BMFSK=fM f1+△f (24) FSK信號功率譜密度我們把二進(jìn)制頻移鍵控信號看成是兩個幅移鍵控信號相疊加的結(jié)果，即(25)（26）其中（27）（28）如果s1(t)的功率譜密度為Ps1(f)；s2(t)的功率譜密度為Ps2(f)，利用平穩(wěn)隨機(jī)過程經(jīng)過乘法器的結(jié)論，上式可以整理為如下形式：核心問題：與2ASK信號表達(dá)式中的s(t)相同，（29） (210)(211)當(dāng)p=1/2時(shí)2FSK功率譜密度的特點(diǎn)如下：2FSK信號的功率譜由連續(xù)譜和離散譜兩部分構(gòu)成，離散譜出現(xiàn)在f1和f2位置；功率譜密度中的連續(xù)譜部分一般出現(xiàn)雙峰。若兩個載頻之差|f1 f2|≤fs，則出現(xiàn)單峰；所需傳輸帶寬 BFSK=|f1 f2|+2fs 2FSK調(diào)制 模擬調(diào)頻2FSK信號可利用一個矩形脈沖序列對一個載波進(jìn)行調(diào)頻而獲得，這是頻率鍵控通信方式早期采用的實(shí)現(xiàn)方法，被稱為模擬調(diào)頻。用模擬調(diào)頻法時(shí)，由于ω1與2FSK輸出二進(jìn)制數(shù)據(jù)模擬調(diào)頻器ω2改變時(shí)，e0(t)相位是連續(xù)的，故Φn、θn不僅與第n個信號碼元有關(guān)，而且Φn與θn之間也應(yīng)保持一定的關(guān)系。圖23 模擬調(diào)頻 鍵控法鍵控法是利用受矩形脈沖序列控制的開關(guān)電路對兩個不同的獨(dú)立頻率源進(jìn)行選通。一般來說，鍵控法得到的Φn、θn是與序列n無關(guān)的，反映在e0(t)上，僅表現(xiàn)出ω1與ω2改變時(shí)e0(t)相位是不連續(xù)的。2FSK輸出載波f1載波f2二進(jìn)制數(shù)據(jù)圖24 鍵控法 理論上數(shù)字調(diào)制與模擬調(diào)制在本質(zhì)上沒有什么不同，它們都是屬正弦波調(diào)制。但是，數(shù)字調(diào)制是調(diào)