【正文】 ()其中，，經(jīng)過，經(jīng)過解調(diào)得到同相與正交兩路相互獨立的多電平基帶信號，然后把多電平基帶信號經(jīng)過低通濾波器濾去高頻載波之后得到直流分量為和，再進行采樣判決、L2值電平轉(zhuǎn)換和并/串轉(zhuǎn)換還原出基帶信號。此處時為16QAM相干解調(diào)。第三節(jié)本章小結(jié)本章對QAM調(diào)制解調(diào)相關(guān)的基礎(chǔ)理論進行了研究，分別給出了調(diào)制端和解調(diào)端的原理圖。在調(diào)制端，基帶脈沖成形原理是一個及其重要的部分，這里對與模塊設(shè)計相關(guān)的基帶成形作了說明。在解調(diào)端，對解調(diào)理論當中的基本原理作了闡述。本章通過對QAM調(diào)制解調(diào)相關(guān)理論的重點闡述，為后面進一步研究QAM調(diào)制解調(diào)的仿真和FPGA實現(xiàn)都打下了很好的基礎(chǔ)。第三章QAM調(diào)制器分模塊設(shè)計通常，一個電子系統(tǒng)有多個不同的功能模塊構(gòu)成，但總有一個模塊將所有模塊連接起來，完成整個電子系統(tǒng)的協(xié)同工作，這個模塊就是頂層模塊。由頂層向底層逐層展開設(shè)計，各功能模塊的內(nèi)部結(jié)構(gòu)逐級得到深化和細化。第一節(jié) FPGA概述接收端采取這種“自頂向下”（Top→down）的設(shè)計方法從系統(tǒng)級設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計；在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述；在功能一級進行驗證，然后用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表[10]。因為硬件描述語言可以比較抽象的層次上描述設(shè)計的結(jié)構(gòu)和內(nèi)部特征，而對系統(tǒng)進行行為描述的目的是在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)系統(tǒng)設(shè)計中存在的問題。邏輯綜合功能將高層次的系統(tǒng)行為設(shè)計自動翻譯成門級邏輯的電路描述，做到了設(shè)計與工藝的獨立。軟件設(shè)計工作主要采用Altera公司的Quartus II ，Quartus II 公司自行設(shè)計的一種CAE軟件工具，方便利用EDA方式設(shè)計ASIC芯片，支持嵌入式系統(tǒng)的開發(fā)、DSP Builder、SOPC開發(fā)、Signal Tap邏輯分析儀、LogicLock優(yōu)化技術(shù)等，是一個有力的開發(fā)工具。Verilog是一種以文本形式來描述數(shù)字系統(tǒng)硬件結(jié)構(gòu)和行為的語言，可以從上層到下層逐層描述設(shè)計思想，用一系列分層次的模塊表示復雜的數(shù)字系統(tǒng)，并逐層進行仿真驗證，把具體的模塊組合由綜合工具轉(zhuǎn)換成門級網(wǎng)表，最后利用布局布線工具把網(wǎng)表轉(zhuǎn)化為具體電路結(jié)構(gòu)[11]。本次設(shè)計中接收端的數(shù)字信號處理是建立在有符號數(shù)的運算上進行的。有符號數(shù)與無符號數(shù)的對應關(guān)系為：一個8比特數(shù)系統(tǒng)可以產(chǎn)生256種不同的組合（0至255），其中前128種組合（0至127）表示正數(shù)，而后128種組合（128至255）表示負數(shù)。無符號數(shù)的0至255對應于有符號數(shù)的1至128和0至+127。假設(shè)0至255按順時針方向組成一圓周，則正數(shù)應從0向順時針的方向數(shù)，而負數(shù)應從0向逆時針的方向數(shù)。因此，對一個正數(shù)的二進制碼取反加1則得到相應負數(shù)的二進制碼。正數(shù)的最高位均為0而負數(shù)的最高位均為1[3]。如表31所示。表31 無符號數(shù)與有符號數(shù)的對應關(guān)系無符號數(shù)二進制碼16進制碼有符號數(shù)00000 000000010000 000101+120000 001002+2…………1270111 11117F+1271281000 0000801281291000 000181127…………2541111 1110FE22551111 1111FF1頂層模塊源代碼//頂層模塊 module top(clk, //系統(tǒng)時鐘rst, //復位en, //使能信號data_in, //1bit信號輸入data_out, //16QAM信號輸出DATA_I, //I路對應的量化值DATA_Q)。 //Q路對應的量化值 input clk,rst,en。 input data_in。 output signed[17:0] data_out。 output signed [3:0] DATA_I,DATA_Q。 wire clk_dds。 //DDS塊的輸入時鐘 wire clk_100。 //100kbs wire clk_400。 //25kbs wire [3:0] data1。 wire [3:0] data2。 clk clkqam( .clk_sys(clk), .rst(rst), .clk_dds(clk_dds), .clk_100(clk_100), .clk_400(clk_400) )。shift shiftqam( .clk_in(clk_100), .clk_out(clk_dds), .data_in(data_in), .rst(rst), .en(en), .data_out(data1) )。diff diffqam( .clk(clk_dds), .rst(rst), .data_in(data1), .data_out_i(DATA_I), .data_out_q(DATA_Q), .data(data2) )。add addqam ( .clk_dds(clk_dds), .rst(rst), .en(en), .data(data2), .dataout(data_out) )。Endmodule第二節(jié)串/并轉(zhuǎn)換模塊1bit的數(shù)據(jù)送過來后，通過串并變換，將輸入的第一個數(shù)據(jù)同它后面的三個數(shù)據(jù)同時輸出，形成4bit的并行信號。串/并轉(zhuǎn)換模塊有五個輸入端口和一個輸出端口。系統(tǒng)首先將輸入的第一個數(shù)據(jù)同它后面的三個數(shù)據(jù)同時輸出，然后形成4bit的并行信號輸出。實際運行中各路信號經(jīng)串并轉(zhuǎn)換之后，并行輸出的每一路碼元傳輸速率降為了原來的四分之一，這也正是實際運應中所要求的。和假設(shè)不同的是每一路輸出信號前邊都多了一個0碼元單位，這是由于延遲模塊所造成的。當然它們在這里同時被延遲了一個單元，但對后面各種性能的研究是不會造成影響的。串/并轉(zhuǎn)換模塊源代碼//串/并轉(zhuǎn)換模塊module shift (clk_in, //寫入信號的時鐘clk_out, //輸出信號的時鐘data_in, //輸入信號data_out, // 輸出信號rst, en)。input clk_in,clk_out,rst,en。input data_in。output reg [3:0] data_out。reg [3:0] dout。always @(posedge clk_in or posedge rst) begin if(rst) begin dout=0。 end else begin if(en) begin dout={dout[2:0],data_in}。 end else dout=dout。 end endalways @ (posedge clk_out or posedge rst) begin if(rst) data_out=0。 else data_out=dout。endendmodule第三節(jié) DDS載波和線性加法器模塊首先制作正弦發(fā)生器內(nèi)存數(shù)據(jù)，即LPM_ROM宏模塊所需的用于存放正弦波的波形數(shù)據(jù)表。Quartus II軟件能利用的ROM宏單元初始化文件格式為*.mif，mif文件有兩種生成方式，第一種是在Quartus II主界面下選擇FileNewOther FilesMemory Initialization file，彈出ROM數(shù)據(jù)編輯對話框，然后編輯對話框中ROM地址對應的數(shù)據(jù)值來生成mif文件，第二種方法是由程序自動生成。這里用C語言編寫了一個生成具有256個數(shù)據(jù)，數(shù)據(jù)寬度為8的程序。將C程序編譯后，在DOS環(huán)境下進入C工程所在文件夾，鍵入如下命令：工程1 ，再參照*.mif文件的頭尾格式。 mif數(shù)據(jù)文件頭尾格式DDS是現(xiàn)代信號處理中一項關(guān)鍵的的數(shù)字化技術(shù)，DDS是直接數(shù)字頻率合成的縮寫，相比傳統(tǒng)的頻率合成器DDS具有低成本，低功耗，高分辨率和轉(zhuǎn)換時間快等特點，廣泛應用在電信與電子儀器領(lǐng)域，是實現(xiàn)設(shè)備全數(shù)字化的一個關(guān)鍵技術(shù)。一塊DDS一般包括頻率控制寄存器，高速相位累加器和正弦計算器三個部分，頻率控制寄存器可以串行或并行的方式裝載并寄存用戶輸入的頻率控制碼；而相位累加器根據(jù)dds頻率控制碼在每個時鐘周期內(nèi)進行相位累加，得到一個相位值；正弦計算器則對該相位值計算數(shù)字化正弦波幅度（芯片一般通過查表得到）。DDS芯片輸出的一般是數(shù)字化的正弦波，因此還需經(jīng)過高速D/A轉(zhuǎn)換器和低通濾波器才能得到一個可用的模擬頻率信號。DDS有如下優(yōu)點：頻率分辨率高，輸出頻點多，可達2的N次方個頻點(N為相位累加器位數(shù))；　　頻率切換速度快，可達us量級；　　頻率切換時相位連續(xù)；　　可以輸出寬帶正交信號；　　輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用；　　可以產(chǎn)生任意波形；　　全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。在各行各業(yè)的測試應用中，信號源扮演著極為重要的作用。但信號源具有許多不同的類型，不同類型的信號源在功能和特性上各不相同，分別適用于許多不同的應用。目前，最常見的信號源類型包括任意波形發(fā)生器，函數(shù)發(fā)生器，RF信號源，以及基本的模擬輸出模塊。信號源中采用DDS技術(shù)在當前的測試測量行業(yè)已經(jīng)逐漸稱為一種主流的做法。典型的DDS函數(shù)發(fā)生器：一個完整周期的函數(shù)波形被存儲在上面所示的存儲器查找表中。相位累加器跟蹤輸出函數(shù)的電流相位。為了輸出一個非常低的頻率，采樣樣本之間的差相位(Δ)將非常小。例如，一個很慢的正弦波可能將有1度的Δ相位。則波形的0號采樣樣本采得0度時刻的正弦波的幅度，而波形的1號采樣將采得1度時刻的正弦波的幅度，依次類推。經(jīng)過360次采樣后，將輸出正弦曲線的全部360度，或者確切地說是一個周期。一個較快的正弦波可能會有10度的Δ相位。于是，36次采樣就會輸出正弦波的一個周期。如果采樣率保持恒定，上述較慢的正弦波的頻率將比較快的正弦波慢10倍。進一步說，一個恒定的Δ相位必將導致一個恒定正弦波頻率的輸出。但是，DDS技術(shù)允許通過一個頻率表迅速地改變信號的Δ相位。函數(shù)發(fā)生器能夠指定一個頻率表，該表包括由波形頻率和持續(xù)時間信息組成的各個段。函數(shù)發(fā)生器按順序產(chǎn)生每個定義的頻率段。通過生成一個頻率表，可以構(gòu)建復雜的頻率掃描信號和頻率跳變信號。DDS允許函數(shù)發(fā)生器的相位從一級到另一級連續(xù)變化。矢量信號發(fā)生器提供高靈活度和強大的解決方案，可用于科學研究，通信，消費電子，宇航/國防，半導體測試以及一些新興領(lǐng)域，如軟件無線電，無線電頻率識別( RFID)，以及無線傳感網(wǎng)絡等。有些公司還提供許多其他利用DAC來產(chǎn)生模擬信號的模擬輸出產(chǎn)品。模擬輸出板的基本架構(gòu)是，將一個小型的FIFO存儲器連接到一個DAC上。絕大部分的模擬輸出板被用來產(chǎn)生靜態(tài)電壓，而且許多可以被用來產(chǎn)生低頻波形。根據(jù)FPGA實際情況和DDS原理，我們決定不用額外的芯片來產(chǎn)生載波，而直接利用FPGA本身的資源來實現(xiàn)，從FPGA芯片資料上可以看到，芯片內(nèi)部有165888bit的ram存儲器，如果我們利用這些存儲器將dds的數(shù)據(jù)存到芯片中，在設(shè)置好地址，那將可以實現(xiàn)專門dds芯片的功能，同時還能節(jié)約成本，而且數(shù)據(jù)在內(nèi)部生成，也便于我們對其進行處理，同時FPGA本身有其獨特的優(yōu)勢，使得我們產(chǎn)生載波有了比利用芯片更大的自由度和靈活度，這給設(shè)計人員帶來了極大的方便。由于我們所需要的載波為1M，系統(tǒng)的時鐘頻率為50M，rom中的數(shù)據(jù)最多為64位，為了產(chǎn)生1M的載波分析如下：如果將dds的64個數(shù)據(jù)完全取出使用，則一個周期需要取64此數(shù)據(jù)，而時鐘頻率為50M所以這樣產(chǎn)生的載波頻率為50/60M，不足我們所需要的，這時我們可以通過一些處理如鎖相環(huán)等等讓其變成1M的頻率，但是這樣無疑是增加了設(shè)計的負擔而且浪費資源，為了最大程度上的節(jié)約成本和設(shè)計時間，我們可以采取在rom中只取50個數(shù)據(jù)的辦法，也就是一個周期取五十個數(shù)據(jù)，這樣在工作頻率為50M的情況下輸出的載波頻率正好為50/50=1，正好是我們所需要的波形。為了產(chǎn)生正交的第二個波形將第一個波形的地址稍微做下改動即可實現(xiàn)相位偏移90度。編寫DDS主程序，設(shè)置兩個ROM，一個存放波形，一個存放波形。同時將相位累加器位寬設(shè)成16位，即，頻率