【正文】 可以直接傳輸，但是目前大多數(shù)信道不適合傳輸基帶信號(hào)?，F(xiàn)有通信網(wǎng)的主體為傳輸模擬信號(hào)而設(shè)計(jì)的 ，基帶 數(shù)字信號(hào)不能直接進(jìn)入這樣的通信網(wǎng)?；鶐盘?hào)一般都包含有 較低 的頻率 ，甚至是直流的分量，很難通過(guò)有限尺寸的天線得到有效輻射，因而無(wú)法利用無(wú)線信道來(lái)直接傳播。對(duì)于大量有線信道，由于線路中多半串接有電容器或并接有變壓器等隔直流元件，低頻或直流分量就會(huì)受到很大限制。因此，為了使基帶信號(hào)能利用這些信道進(jìn)行傳輸， 必須使代表信息的原始信號(hào)經(jīng)過(guò)一種變換得到另 一種新信號(hào)， 2 這種變換就 是調(diào)制。實(shí)際中一般選正弦信號(hào)為 載波信號(hào)。代表所傳信息的原始信號(hào)，是 調(diào)制載波的信號(hào)。 數(shù)字調(diào)制傳輸在現(xiàn)代通信中發(fā)揮著越來(lái)越重要的作用 ， 主要是因?yàn)閿?shù)字通信有以下優(yōu)點(diǎn) : ① 數(shù)字信號(hào)便于存儲(chǔ)、處理 、抗干擾能力強(qiáng) ； ② 數(shù)字信號(hào)便于交換和傳輸 ； ③ 可靠性高，傳輸過(guò)程中的差錯(cuò)可以設(shè)法控制 ； ④ 數(shù)字信號(hào)易于加密且保密性強(qiáng) ； ⑤ 通用性和靈活性好。 經(jīng)過(guò)調(diào)制后，各路信號(hào)可已搬移到更高不重疊 的頻段去傳輸，從而避免多路傳輸中的相互干擾?；谶@種目的，信號(hào)經(jīng)調(diào)制后 再 傳輸?shù)姆绞接址Q為頻帶傳輸。 二進(jìn)制數(shù)字調(diào)制所用調(diào)制信號(hào) 由“ 0” 和 “ 1”代表的數(shù)字信號(hào)脈沖序列組成。因此，數(shù)字調(diào)制信號(hào)也成為鍵控信號(hào)。在二進(jìn)制振幅調(diào)制、頻率調(diào)制和相位調(diào)制分別稱為振幅鍵控（ ASK）、頻移鍵控（ FSK）、相移鍵控（ PSK）。數(shù)字調(diào)制產(chǎn)生模擬信號(hào)，其載波參量的離散狀態(tài)是與數(shù)字?jǐn)?shù)據(jù)相對(duì)應(yīng)的，這種信號(hào)適宜于在帶通型的模擬信道上傳輸。 雖然三種調(diào)制解調(diào)的原理比較簡(jiǎn)單，但作為數(shù)字通信原理的入門學(xué)，理解 ASK， PSK， FSK 后可以容易理解其他更復(fù)雜的調(diào)制系統(tǒng)，為以后的進(jìn)一步發(fā)展打下基礎(chǔ)。 FPGA 背景知識(shí) 現(xiàn)場(chǎng)可編程門陣列（ FPGA）是在專用 ASIC的基礎(chǔ)上發(fā)展出來(lái)的，它克服了專用 ASIC不夠靈活的缺點(diǎn)。與其他中小規(guī)模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對(duì)電 3 路的修改和維護(hù)很方便。隨著 VLSI(Very Large Scale IC， 超大規(guī)模集成電路 )工藝的不斷提高 ， 單一芯片內(nèi)部可以容納上百萬(wàn)個(gè)晶體管， FPGA/CPLD芯片的規(guī)模也越來(lái)越大，目前， FPGA的容量已經(jīng)跨過(guò)了百萬(wàn)門級(jí)，使得 FPGA 成為解決系統(tǒng)級(jí)設(shè)計(jì)的重要選擇方案之一。和其他通用 DSP相比， FPGA在處理方式上和設(shè)計(jì)編程上有很大的區(qū)別，它更 強(qiáng)調(diào)數(shù)據(jù)的平行處理和流水線處理并且有更強(qiáng)的靈活性和可編程型，所以 FPGA在定點(diǎn)數(shù)據(jù)處理方面有很大的優(yōu)勢(shì)。 FPGA/CPLD可 容納上百萬(wàn)個(gè)晶體管，芯片的規(guī)模也越來(lái)越大 。為了滿足設(shè)計(jì)需求， 以 可編程門陣列 FPGA為代表的器件得到了廣泛的應(yīng)用 ，器件的集成度和運(yùn)行速度都在高速增長(zhǎng)。 基于 FPGA的數(shù)字調(diào)制解調(diào)器與模擬電路調(diào)制解調(diào)器相比，具有功耗低、結(jié)構(gòu)簡(jiǎn)單、性能優(yōu)越等特點(diǎn)，故在實(shí)際工程中得到了廣泛的應(yīng)用。針對(duì)傳統(tǒng)用硬件實(shí)現(xiàn)數(shù)字調(diào)制解調(diào)的方法 ,特別是相干解調(diào)需要提取載波 ， 設(shè)備相對(duì)復(fù)雜、成本較高的特點(diǎn) ,研究了基于 FPGA芯 片的調(diào)制解調(diào)系統(tǒng)，即通過(guò) Quartus II軟件 ， 采用 VHDL硬件描述語(yǔ)言 ， 利用 DE2開(kāi)發(fā)板設(shè)計(jì)并實(shí)現(xiàn) ASK， FSK， PSK的調(diào)制解調(diào)器。由于 FPGA的調(diào)制解調(diào)技術(shù)在通信系統(tǒng)中占據(jù)非常重要的地位，它的優(yōu)劣決定了通信系統(tǒng)的性能。 本設(shè)計(jì)用到的是 Altera 公司的 FPGA 器件 EP2C35F672C6，該器件隸屬于Cyclone II 系列，具有更大的容量和極低的單位邏輯單元成本。從結(jié)構(gòu)上看，該器件具有多達(dá) 150 個(gè)嵌入 18 18 乘法器，適合于實(shí)現(xiàn)低成本數(shù)字信號(hào)處理（ DSP）應(yīng)用；它包含每塊具有 4608 bit 的 M4K 存儲(chǔ)塊，提供高達(dá) 的片內(nèi)存儲(chǔ)器，支持多種配置；它能以 688 Mbps 的速率同 DDR、 DDR II 和SDR SDRAM 器件及 QDRII SRAM 器件相連接，并支持多種單端和差分 I/ O 標(biāo)準(zhǔn)；支持 Nios II 系列嵌入式處理器，具有低成本和完整的軟件開(kāi)發(fā)工具。 4 Altera 也為 Cylcone II 器件客戶提供了 40 多個(gè)可定制 IP 核， Altera和 Altera Megafunction 伙伴計(jì)劃 (AMPPSM)合作者提供的不同的 IP 核是專為Cyclone II 架構(gòu)優(yōu)化的，包括： Nios II 嵌 入式處理器； DDR SDRAM 控制器；FFT/IFFT； PCI 編譯器； FIR 編譯器； NCO 編譯器； POSPHY 編譯器； Reed Solomon編譯器； Viterbi 編譯器等。 課題的主要研究工作 課題主要研究二進(jìn)制 ASK， PSK， FSK 調(diào)制解調(diào)系統(tǒng)的實(shí)現(xiàn)，完成對(duì)數(shù)字信號(hào)的調(diào)制與解調(diào)，在簡(jiǎn)化系統(tǒng)的前提下， 根據(jù)系統(tǒng)的總體功能與硬件特點(diǎn)，設(shè)計(jì)總體框圖，根據(jù) VHDL 語(yǔ)言的特點(diǎn)，對(duì) VHDL 建模并進(jìn)行具體語(yǔ)言設(shè)計(jì)， 讓系統(tǒng)的解調(diào)結(jié)果準(zhǔn)確， 進(jìn)行波形仿真與調(diào)試 ,完成調(diào)制解調(diào)任務(wù) 。本系統(tǒng)設(shè)計(jì)的重點(diǎn)在于作為載波的 正弦波 ， 由正弦信號(hào)發(fā)生其產(chǎn)生 ，在一個(gè)周期內(nèi)完成 256 次采樣。另外，三種數(shù)字信號(hào)的解調(diào)方法也不完全相同。由于利用相干解調(diào)方法需要本地載波參與解調(diào)，會(huì) 使系統(tǒng)復(fù)雜且準(zhǔn)確度降低，因此采用非相干解調(diào)，以正確解調(diào)出基帶信號(hào) 。 本論文的結(jié)構(gòu) 第一章闡述了數(shù)字調(diào)制解調(diào)的背景知識(shí)和現(xiàn)狀 ， 以及 FPGA 的基本概念。 第二章介紹了 EDA 以及開(kāi)發(fā) FPGA 的軟件的基本知識(shí)和主要使用方法，并介紹了 VHDL 語(yǔ)言的設(shè)計(jì)流程和基本語(yǔ)法。 第三章分析了 ASK， PSK， FSK 的調(diào)制解調(diào) 原理理論分析。 5 第四章結(jié)合硬件平臺(tái) 進(jìn)行方案選擇，設(shè)計(jì)數(shù)字調(diào)制 解調(diào)系統(tǒng) ，包括程序的編寫及硬件模塊設(shè)計(jì) ， 以及 仿真結(jié)果 。 第五章給出了調(diào)制解調(diào)器調(diào)制解調(diào)信號(hào)的測(cè)試結(jié)果 和程序仿真結(jié)果 。 第六章為本論文的結(jié)束語(yǔ)。 6 EDA 是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）的縮寫 ， 在 20世紀(jì) 90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測(cè)試（ CAT）和計(jì)算機(jī)輔助工程（ CAE）的概念發(fā)展而來(lái)的 ,EDA 技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言 HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器 件 CPLD/FPGA 或?qū)?用集 成電 路 ASIC （ Application Specific Integrated Circuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。 EDA 技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計(jì)自動(dòng)技術(shù)結(jié)合起來(lái)，實(shí)現(xiàn)硬件設(shè)計(jì)軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計(jì)的效率，降低了設(shè)計(jì)成本。 利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)： (1) 用軟件的方式設(shè) 計(jì)硬件； (2) 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成的； (3) 設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真； (4) 系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)； (5) 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此， EDA 技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。 Quartus II 簡(jiǎn)介 Quartus II 是 Altera 公司繼 MAX＋ PLUS II 后，所提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境，主要針對(duì)本公司新器件和大規(guī)模 FPGA 的開(kāi)發(fā)。 Quartus II 提供一個(gè)容易適應(yīng)特定設(shè)計(jì)所需要的完整的 多平臺(tái)設(shè)計(jì)環(huán)境。它不僅包括 7 FPGA/CPLD 設(shè)計(jì)所有階段的解決方案，而且也提供可編程片上系統(tǒng)（ SOPC）設(shè)計(jì)的綜合性環(huán)境。 Quartus II 除了保留有 MAX＋ PLUS II 的特色外，也可以利用第三方的綜合工具，如 Synopsys、 NativeLink、仿真工具 ModelSim 等。設(shè)計(jì)者可以通過(guò)傳統(tǒng)原理圖輸入法（ GDF）或硬件描述語(yǔ)言（ VHDL）設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)，通過(guò)軟件仿真我們可以事先驗(yàn)證設(shè)計(jì)正確性，在 PCB 完成后還可以利用 CPLD 的 在線修改能力隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。 電路設(shè)計(jì)與輸入是指通過(guò) 某些規(guī)范的描述方式 ， 將工程師電路構(gòu)思輸入給EDA 工具。常用的設(shè)計(jì)方法有硬件描述語(yǔ)言（ HDL）和原理圖設(shè)計(jì)輸入方法等。原理圖設(shè)計(jì)輸入法在早期應(yīng)用 的 比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件、繪制原理圖、完成輸入過(guò)程。這種方法的 優(yōu)點(diǎn) 是直觀、便于理解、元器件庫(kù)資源豐富。但是在大型設(shè)計(jì)中，這種方法的可維護(hù)性較差，不利于模塊構(gòu)造與重用。更主要的缺點(diǎn)就是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，最常用的設(shè)計(jì)方法是 HDL 設(shè)計(jì)輸入法，其中影響最為廣泛的 HDL 語(yǔ)言是 VHDL 和 Verilog。他們的 共同特點(diǎn)是利用由頂向下設(shè)計(jì)，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝與結(jié)構(gòu)不同而變化，更利于向 ASIC 的移植。波形輸入和狀態(tài)機(jī)輸入方法是兩種常用的輔助設(shè)計(jì)輸入方法：使用波形輸入時(shí)，繪制出激勵(lì)波形與輸出波形， EDA 軟件就能自動(dòng)地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計(jì)；使用狀態(tài)機(jī)輸入法時(shí)，設(shè)計(jì)者只需要畫出狀態(tài)轉(zhuǎn)移圖， EDA 軟件就能生成相應(yīng)的 HDL 代碼或原理圖，使用十分方便。 Quartus II 的使用及主要設(shè)計(jì)流程 Quartus II 可以使設(shè)計(jì)者完成設(shè)計(jì)輸入、分析與綜合、仿真、布局布線、 8 時(shí)序分 析及編程下載等工作。 QuartusⅡ支持多種編輯輸入法，包括圖形編輯輸入法， VHDL、 Verilog HDL 和 AHDL 的文本編輯輸入法，符號(hào)編輯輸入法，以及內(nèi)存編輯輸入法。 QuartusⅡ與 MATLAB 和 DSP Builder 結(jié)合可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開(kāi)發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具，與 SOPC Builder 結(jié)合，可實(shí)現(xiàn) SOPC 系統(tǒng)開(kāi)發(fā)。 Quartus II 的設(shè)計(jì)流程與過(guò)去傳統(tǒng)意義的電子設(shè)計(jì)大不相同。 尤其表現(xiàn)在：傳統(tǒng)設(shè)計(jì)是自底向上的設(shè)計(jì)，合格產(chǎn)品的設(shè)計(jì)總要反復(fù)多次試驗(yàn)，次數(shù)主要取決 于經(jīng)驗(yàn)而且必須制成成品才能進(jìn)行儀器測(cè)量。 而 Quartus II 采用的是自頂向下的設(shè)計(jì)， 縮減了設(shè)計(jì)成本，縮短了設(shè)計(jì)周期，更接近于常規(guī)思維方式，標(biāo)準(zhǔn)產(chǎn)品方便測(cè)試，對(duì)設(shè)計(jì)者經(jīng)驗(yàn)要求低，保密性強(qiáng)集成度高。 圖 顯示了使用 Quartus II 進(jìn)行設(shè)計(jì)的各主要環(huán)節(jié) 。 圖 Quartus II 主要設(shè)計(jì)環(huán)節(jié) 這幾個(gè)環(huán)節(jié)分別介紹如下： （ 1） 設(shè)計(jì)輸入 ： 9 設(shè)計(jì)輸入包括圖形輸入和硬件描述語(yǔ)言（ HDL）文本輸入兩大類型。本次實(shí)驗(yàn)中主要用到其中的原理圖輸入和 VHDL 輸入兩種 方式。 HDL 設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的常用形式，除 IEEE標(biāo)準(zhǔn)中 VHDL與 Verilog HDL 兩種形式外， 還有各自 FPGA 廠家推出的專用語(yǔ)言，如 Quartus II 下的AHDL。 HDL 語(yǔ)言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯等方面具有圖形化強(qiáng)、功能明確等特點(diǎn)。Quartus II 支持層次化設(shè)計(jì)，可以在一個(gè)新的輸入編輯環(huán)境中調(diào)用不同輸入設(shè)計(jì)方式完成的模塊，從而完成混合輸入設(shè)計(jì)以發(fā)揮二者各自特色。 （ 2） 分析與綜合 ： 在完成設(shè)計(jì)輸入之后，即可對(duì)其進(jìn)行分析 與綜合。其中先進(jìn)行語(yǔ)法的分析與校正，然后依據(jù)邏輯設(shè)計(jì)的描述和各種約束條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合。最終獲得門級(jí)電路甚至更底層的電路網(wǎng)表描述文件。因此，綜合就是將電路的高級(jí)語(yǔ)言（如行為描述）轉(zhuǎn)換成低級(jí)的，可與 FPGA/CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序 ， 既可以使用 Quartus II 中的綜合器來(lái)分析設(shè)計(jì)文件和建立工程數(shù)據(jù)庫(kù)，也可使用其他 EDA 綜合工具綜合設(shè)計(jì)文件，然后產(chǎn)生與 Quartus II 軟件配合使用的網(wǎng)表文件。 （ 3） 仿真 ： 仿真包括功能仿真和時(shí)序仿真。進(jìn)行功能仿真，即直接對(duì) VHDL、原理圖描述 或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性。而時(shí)序仿真接近真實(shí)器件運(yùn)行特性的仿真，仿真精度高。 Quartus II 可以通過(guò)建立和編輯波形文件，來(lái)執(zhí)行仿真波形的模擬分析。 （ 4） 布局布線 ： 10 若功能仿真結(jié)果滿足邏輯設(shè)計(jì)，則可執(zhí)行布局布線。它的目的是將綜合后產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。在Quartus II中，是使用由綜合中建立的數(shù)據(jù)庫(kù)，將工程的邏輯和時(shí)序要求與器件的可用資源相匹配。它將每個(gè)邏輯 功能分配給最好的邏輯單元位置，進(jìn)行布線和時(shí)序，并選擇相應(yīng)的互連路徑和引腳分配。 （ 5） 時(shí)序分析 Quartus II中的時(shí)序分析功能可以分析設(shè)計(jì)中所有邏輯的性能，并協(xié)助引導(dǎo)適配器滿足設(shè)計(jì)中的時(shí)序分析要求。還可以進(jìn)行最少的時(shí)序分析，報(bào)告最佳情況時(shí)序結(jié)果，驗(yàn)證驅(qū)動(dòng)芯片外信號(hào)的時(shí)鐘至管腳延時(shí)。 （ 6） 引腳鎖定