【正文】 操作： ? 當硬件配置為電平觸發(fā)方式時，只要高電平出現(xiàn)并且中斷使能，就申請一個中斷。 ? 復位后，中斷屏蔽寄存器所有位為 0，禁止所有 PIO口的中斷。 ? 復位后，方向寄存器的所有位設置為 0，所有的雙向 I/O口配置為輸入。 并行輸入 /輸出內核 9 ? PIO內核寄存器描述 – 方向寄存器： ? 只有 PIO工作模式配置為“ Bidirectional ports”時，方向寄存器才存在。如果 PIO內核硬件配置為：“ Output ports only”，則讀數(shù)據(jù)寄存器返回未定義的值。 ② 寫任意值到邊沿捕獲寄存器將清除所有位為 0。 1：中斷使能； 0：禁止中斷。 I/O口可以配置為輸入 、 輸出和三態(tài) ， 還可以用來檢測電平事件和邊沿事件 。 PIO內核提供簡單的I/O訪問用戶邏輯或外部設備，例如： – 控制 LED – 讀取開關量 – 控制顯示設備 – 配置并且與片外設備通信 說明： 1. SOPC Builder中提供了 PIO內核，可以很容易將 PIO內核集成到 SOPC Builder生成的系統(tǒng)中。李貞妮 二 ○一三年五月 1 第四章 Nios II 外圍設備 2 本章介紹了 Nios II處理器常用外圍設備 (Peripherals)內核的特點、配置以及軟件編程。 這些外設都是以 IP核的形式提供給用戶的，用戶可以根據(jù)實際需要把這些 IP核集成到 Nios II系統(tǒng)中去。 2. 通用 I/O端口既連接到片內邏輯又連接到外部設備的 FPGA I/O管腳。 CPU通過寄存器控制 I/O端口行為 PIO內核結構框圖 7 并行輸入 /輸出內核 ? PIO內核寄存器描述 偏移量 寄存器名稱 R/W (n1) … 2 1 0 0 數(shù)據(jù)寄 存器 讀訪問 R 讀入輸入引腳上的邏輯電平值 寫訪問 W 向 PIO輸出口寫入新值 1 方向寄存器 ① R/W 控制每個 I/O口的輸入輸出方向。 3 邊沿捕獲寄存器 ①② R/W 當邊沿事件發(fā)生時對應位置 1。 “ ① 該寄存器是否存在取決于硬件的配置。 ? 寫數(shù)據(jù)寄存器：驅動輸出口輸出寫入的值。 ? PIO工作模式在添加 PIO內核時指定，且在系統(tǒng)生成后不能改變。 并行輸入 /輸出內核 10 ? PIO內核寄存器描述 – 中斷屏蔽寄存器： ? 當中斷屏蔽寄存器的位設為 1時，使能相對應的 PIO輸入口中斷。 并行輸入 /輸出內核 11 ? PIO內核寄存器描述 – 邊沿捕獲寄存器： ? 只要在輸入口上檢測到邊沿事件時，邊沿捕獲寄存器（ Edgecapture）中對應位 n置 1。當硬件配置為邊沿觸發(fā)方式時，只要捕獲到邊沿事件并且中斷使能時，就申請一個中斷。 Direction 中文描述 Bidirectional(tristate) ports 雙向 (三態(tài) )端口 Input ports only 僅為輸入端口 Output ports only 僅為輸出端口 Both input and output ports 輸入和輸出端 口 15 并行輸入 /輸出內核 ? － PIO 內 核 配 置 選 項 Basic Settings 選項卡 Direction 中文描述 Bidirectional(tristate) ports 雙向 (三態(tài) )端口 Input ports only 僅為輸入端口 Both input and output ports 輸入和輸出端口 output ports only 僅為輸出端口 16 并行輸入 /輸出內核 ? － PIO 內 核 配 置 選 項 Input Options 選項卡 邊沿捕獲寄存器 中斷寄存器 Rising Edge：上升沿 Falling Edge：下降沿 Either Edge： 上升或下降沿 Level：輸入為高電平且中斷使能，則 PIO內核產生一個 IRQ。 17 并行輸入 /輸出內核 ? － PIO 內 核 配 置 選 項 Simulation 選項卡 當需要對外進行仿真時，要設置simulation選項卡。 可通過閱讀上述文件以熟悉 PIO設備的軟件訪問方法 ， 但不應該修改文件 。 21 SDRAM控制器內核 ? SDRAM控制器內核概述 – SDRAM控制器內核具有不同數(shù)據(jù)寬度 ( 1 32或 64位 )、不同內存容量和多片選擇等設置。 22 SDRAM控制器內核 23 SDRAM控制器內核 ? SDRAM控制器內核概述 PPL(片內鎖相環(huán) )：通常用于調整 SDRAM控制器內核與SDRAM芯片之間的相位差 。 Memory Profile ： 用于指定 SDRAM的結構。 26 SDRAM控制器內核 結構設置－片選 ? 允許值： 8 ? 默認值： 1 ? 描述： 獨立芯片的數(shù)目在SDRAM子系統(tǒng)中選擇。 28 SDRAM控制器內核 地址寬度設計－行 ? 允許值： 1 1 1 14 ? 默認值： 12 ? 描述： 行地址位的數(shù)目。例如，SDRAM排列為 4096行、 512(29)列，所以列的值為 9。 31 SDRAM控制器內核 ? 當控制器與其他三態(tài)器件共用引腳時，平均訪問時間通常增加而帶寬減少。 – 只要在緊接操作中出現(xiàn)間隔，或需要一個刷新操作時， SDRAM控制器才關閉一個行列，因此控制器不能永久阻止訪問其他共用三太橋的器件。 ? 將這些期望值與選擇的SDRAM的實際大小相比較可以檢驗設置是否正確。典型的SDRAM每 64ms需要 4,096刷新命令，通過每64ms/4,096=個刷新命令來符合這個要求。 41 SDRAM控制器內核 ACTIVE到 READ或 WRITE延時 ?允許值： ?默認值： 20ns ? 描述： ACTIVE到 READ或WRITE延時。該 SDRAM控制器總是執(zhí)行明確的預充電命令。 45 SDRAM控制器內核 ? 軟件編程 當通過 Avalon接口訪問時， SDRAM控制器操作起來像簡單的 SRAM存儲器，沒有可配置的軟件設置，沒有存儲器映射的寄存器。因此，用戶不需要寫任何代碼就可以訪問遵循 CFI接口規(guī)范的 Flash器件。 當選定某個芯片型號，該 CFI控制器的所有設置都會相應更新。 Board Info ： 該設置與 NIOSII IDE中集成的Flash Programmer相關。 Wait：每次數(shù)據(jù)傳輸過程中， read或 write信號需要保持的時間。對于 Nios II處理器用戶， Altera提供 HAL系統(tǒng)庫驅動程序和 API函數(shù)來支持對 Flash存儲器的擦除和寫操作。 – Altera提供集成到 NiosII硬件抽象層 (HAL)系統(tǒng)庫的驅動程序，允許用戶使用 HAL應用程序接口 (API)來讀取和編寫 EPCS器件。具有網絡接口的嵌入式系統(tǒng)可從網上接收新的 FPGA配置數(shù)據(jù)，并通過 EPCS控制器將新的配置數(shù)據(jù)下載到 EPCS串行配置器件中。啟動代碼無須編寫，由 NIOSII IDE自動生成。 61 EPCS控制器內核 ? 軟件編程 Altera提供的 HAL Flash設備驅動程序已經完全屏蔽了 Flash的硬件訪問細節(jié)，訪問 EPCS Flash的軟件編程和訪問 CFI Flash的軟件編程完全一樣。 63 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 本章內容 64 定時器內核 ? 定時器是一個重要的外圍設備。 68 定時器內核 ? 定時器可進行的基本操作如下所述： – 內部計數(shù)器計數(shù)減到 0，立即從周期寄存器開始重新裝載。一旦發(fā)生 timeout事件， TO位保持置為狀態(tài)直到被主控制器清除。 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 0 status RW * RUN TO 71 ? ： 名稱 讀 /寫 /清除 描述 ITO R/W 如果 ITO位為 1，則使能定時器中斷；如果 ITO位為 0，則屏蔽定時器中斷 CONT R/W 連續(xù)方式位決定內部計數(shù)器減到 0的操作。 START W 寫 1到 START位啟動內部計數(shù)器運行（減 1計數(shù)），寫 0到起始位無效。當以下任意情況發(fā)生時，保存在該寄存器中的32位值會裝載到內部計數(shù)器中。 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 4 snapl RW 計數(shù)器快照（位 15..0） 5 snaph RW 計數(shù)器快照（位 31..16） 定時器內核 定時器寄存器描述 74 ? 中斷操作： – 只要內部計數(shù)器減到 0且控制寄存器的 ITO位為 1，定時器內核就會產生 IRQ。 76 定時器內核 ? － 定 時 器 內 核 配 置 選 項 CFI控制器框圖 Preset Configurations： 可選擇的預定義的硬件配置。 ? 看門狗： 用于需要看門狗的定時器系統(tǒng)，以便在系統(tǒng)已經停止響應的情況下復位系統(tǒng)。 ? 禁能：計數(shù)器的狀態(tài)僅通過狀態(tài)寄存器或 IRQ信號來檢測。 78 定時器內核 ? － 定 時 器 內 核 配 置 選 項 CFI控制器框圖 Timeout pulse： ? 使能：定時器到 0時，timeout_pulse輸出一個時鐘周期的高電平。 79 定時器內核 ? 軟件編程 Altera為 NiosII處理器用戶提供硬件抽象層 (HAL)系統(tǒng)庫驅動程序，允許用戶使用 HAL應用程序接口(API)函數(shù)來訪問定時器內核。 83 UART內核 ? UART內核綜述 波特率除數(shù)接收寄存器發(fā)送寄存器狀態(tài)寄存器數(shù)據(jù)包結束符控制寄存器移位寄存器移位寄存器c lkA d d rD a taIRQe n d o fpa c k e td a ta a v a il a b lerea d ford a tau a rt c lkT X DR X DRTSCTSAvalon總線接口RS 232接口UART內核的結構框圖 用戶可見部分為 6個寄存器及外引的四根 RS232接口信號線。 ? 解決辦法：在 FPGA I/O管腳和外部的 RS232連接器之間加入一個外部的電壓轉換緩沖器，例如 Maxim MAX 3237. 86 UART內核 ? UART內核綜述 ： ? UART發(fā)送器包括 7/8/9位發(fā)送數(shù)據(jù)寄存器（ Txdata）和相應的7/8/9位發(fā)送移位寄存器。數(shù)據(jù)最低有效位先從TXD移出。 88 UART內核 ? UART內核綜述 3. 接收邏輯 ： ? UART接收器包括 7/8/9位接收數(shù)據(jù)寄存器（ Rxdata）和相應的7/8/9位接收移位寄存器。 89 UART內核 ? UART內核綜述 4. 波特率生成 ： ? UART內核的內部波特率時鐘來源于 Avalon時鐘輸入。 ? 奇偶校驗：確定 UART是否發(fā)送帶奇偶校驗的字符。 92 UART內核 ? 軟件編程 1. HAL系統(tǒng)支持 2. 驅動程序選項 3. ioctl()操作 4. 軟件文件 93 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 本章內容 94 JTAG_UART內核 ? JTAG_UART內核綜述 – 帶 Avalon接口的 JTAG UART設備實現(xiàn) PC和 NIOSII系統(tǒng)間的串行通信。 – Ava