【正文】 操作： ? 當(dāng)硬件配置為電平觸發(fā)方式時(shí)，只要高電平出現(xiàn)并且中斷使能，就申請(qǐng)一個(gè)中斷。 ? 復(fù)位后，中斷屏蔽寄存器所有位為 0，禁止所有 PIO口的中斷。 ? 復(fù)位后，方向寄存器的所有位設(shè)置為 0，所有的雙向 I/O口配置為輸入。 并行輸入 /輸出內(nèi)核 9 ? PIO內(nèi)核寄存器描述 – 方向寄存器： ? 只有 PIO工作模式配置為“ Bidirectional ports”時(shí)，方向寄存器才存在。如果 PIO內(nèi)核硬件配置為：“ Output ports only”，則讀數(shù)據(jù)寄存器返回未定義的值。 ② 寫(xiě)任意值到邊沿捕獲寄存器將清除所有位為 0。 1：中斷使能； 0：禁止中斷。 I/O口可以配置為輸入 、 輸出和三態(tài) ， 還可以用來(lái)檢測(cè)電平事件和邊沿事件 。 PIO內(nèi)核提供簡(jiǎn)單的I/O訪問(wèn)用戶邏輯或外部設(shè)備，例如： – 控制 LED – 讀取開(kāi)關(guān)量 – 控制顯示設(shè)備 – 配置并且與片外設(shè)備通信 說(shuō)明： 1. SOPC Builder中提供了 PIO內(nèi)核，可以很容易將 PIO內(nèi)核集成到 SOPC Builder生成的系統(tǒng)中。李貞妮 二 ○一三年五月 1 第四章 Nios II 外圍設(shè)備 2 本章介紹了 Nios II處理器常用外圍設(shè)備 (Peripherals)內(nèi)核的特點(diǎn)、配置以及軟件編程。 這些外設(shè)都是以 IP核的形式提供給用戶的，用戶可以根據(jù)實(shí)際需要把這些 IP核集成到 Nios II系統(tǒng)中去。 2. 通用 I/O端口既連接到片內(nèi)邏輯又連接到外部設(shè)備的 FPGA I/O管腳。 CPU通過(guò)寄存器控制 I/O端口行為 PIO內(nèi)核結(jié)構(gòu)框圖 7 并行輸入 /輸出內(nèi)核 ? PIO內(nèi)核寄存器描述 偏移量 寄存器名稱(chēng) R/W (n1) … 2 1 0 0 數(shù)據(jù)寄 存器 讀訪問(wèn) R 讀入輸入引腳上的邏輯電平值 寫(xiě)訪問(wèn) W 向 PIO輸出口寫(xiě)入新值 1 方向寄存器 ① R/W 控制每個(gè) I/O口的輸入輸出方向。 3 邊沿捕獲寄存器 ①② R/W 當(dāng)邊沿事件發(fā)生時(shí)對(duì)應(yīng)位置 1。 “ ① 該寄存器是否存在取決于硬件的配置。 ? 寫(xiě)數(shù)據(jù)寄存器：驅(qū)動(dòng)輸出口輸出寫(xiě)入的值。 ? PIO工作模式在添加 PIO內(nèi)核時(shí)指定，且在系統(tǒng)生成后不能改變。 并行輸入 /輸出內(nèi)核 10 ? PIO內(nèi)核寄存器描述 – 中斷屏蔽寄存器： ? 當(dāng)中斷屏蔽寄存器的位設(shè)為 1時(shí)，使能相對(duì)應(yīng)的 PIO輸入口中斷。 并行輸入 /輸出內(nèi)核 11 ? PIO內(nèi)核寄存器描述 – 邊沿捕獲寄存器： ? 只要在輸入口上檢測(cè)到邊沿事件時(shí)，邊沿捕獲寄存器（ Edgecapture）中對(duì)應(yīng)位 n置 1。當(dāng)硬件配置為邊沿觸發(fā)方式時(shí)，只要捕獲到邊沿事件并且中斷使能時(shí)，就申請(qǐng)一個(gè)中斷。 Direction 中文描述 Bidirectional(tristate) ports 雙向 (三態(tài) )端口 Input ports only 僅為輸入端口 Output ports only 僅為輸出端口 Both input and output ports 輸入和輸出端 口 15 并行輸入 /輸出內(nèi)核 ? － PIO 內(nèi) 核 配 置 選 項(xiàng) Basic Settings 選項(xiàng)卡 Direction 中文描述 Bidirectional(tristate) ports 雙向 (三態(tài) )端口 Input ports only 僅為輸入端口 Both input and output ports 輸入和輸出端口 output ports only 僅為輸出端口 16 并行輸入 /輸出內(nèi)核 ? － PIO 內(nèi) 核 配 置 選 項(xiàng) Input Options 選項(xiàng)卡 邊沿捕獲寄存器 中斷寄存器 Rising Edge：上升沿 Falling Edge：下降沿 Either Edge： 上升或下降沿 Level：輸入為高電平且中斷使能，則 PIO內(nèi)核產(chǎn)生一個(gè) IRQ。 17 并行輸入 /輸出內(nèi)核 ? － PIO 內(nèi) 核 配 置 選 項(xiàng) Simulation 選項(xiàng)卡 當(dāng)需要對(duì)外進(jìn)行仿真時(shí)，要設(shè)置simulation選項(xiàng)卡。 可通過(guò)閱讀上述文件以熟悉 PIO設(shè)備的軟件訪問(wèn)方法 ， 但不應(yīng)該修改文件 。 21 SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 – SDRAM控制器內(nèi)核具有不同數(shù)據(jù)寬度 ( 1 32或 64位 )、不同內(nèi)存容量和多片選擇等設(shè)置。 22 SDRAM控制器內(nèi)核 23 SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 PPL(片內(nèi)鎖相環(huán) )：通常用于調(diào)整 SDRAM控制器內(nèi)核與SDRAM芯片之間的相位差 。 Memory Profile ： 用于指定 SDRAM的結(jié)構(gòu)。 26 SDRAM控制器內(nèi)核 結(jié)構(gòu)設(shè)置－片選 ? 允許值： 8 ? 默認(rèn)值： 1 ? 描述： 獨(dú)立芯片的數(shù)目在SDRAM子系統(tǒng)中選擇。 28 SDRAM控制器內(nèi)核 地址寬度設(shè)計(jì)－行 ? 允許值： 1 1 1 14 ? 默認(rèn)值： 12 ? 描述： 行地址位的數(shù)目。例如，SDRAM排列為 4096行、 512(29)列，所以列的值為 9。 31 SDRAM控制器內(nèi)核 ? 當(dāng)控制器與其他三態(tài)器件共用引腳時(shí)，平均訪問(wèn)時(shí)間通常增加而帶寬減少。 – 只要在緊接操作中出現(xiàn)間隔，或需要一個(gè)刷新操作時(shí)， SDRAM控制器才關(guān)閉一個(gè)行列，因此控制器不能永久阻止訪問(wèn)其他共用三太橋的器件。 ? 將這些期望值與選擇的SDRAM的實(shí)際大小相比較可以檢驗(yàn)設(shè)置是否正確。典型的SDRAM每 64ms需要 4,096刷新命令，通過(guò)每64ms/4,096=個(gè)刷新命令來(lái)符合這個(gè)要求。 41 SDRAM控制器內(nèi)核 ACTIVE到 READ或 WRITE延時(shí) ?允許值： ?默認(rèn)值： 20ns ? 描述： ACTIVE到 READ或WRITE延時(shí)。該 SDRAM控制器總是執(zhí)行明確的預(yù)充電命令。 45 SDRAM控制器內(nèi)核 ? 軟件編程 當(dāng)通過(guò) Avalon接口訪問(wèn)時(shí)， SDRAM控制器操作起來(lái)像簡(jiǎn)單的 SRAM存儲(chǔ)器，沒(méi)有可配置的軟件設(shè)置，沒(méi)有存儲(chǔ)器映射的寄存器。因此，用戶不需要寫(xiě)任何代碼就可以訪問(wèn)遵循 CFI接口規(guī)范的 Flash器件。 當(dāng)選定某個(gè)芯片型號(hào)，該 CFI控制器的所有設(shè)置都會(huì)相應(yīng)更新。 Board Info ： 該設(shè)置與 NIOSII IDE中集成的Flash Programmer相關(guān)。 Wait：每次數(shù)據(jù)傳輸過(guò)程中， read或 write信號(hào)需要保持的時(shí)間。對(duì)于 Nios II處理器用戶， Altera提供 HAL系統(tǒng)庫(kù)驅(qū)動(dòng)程序和 API函數(shù)來(lái)支持對(duì) Flash存儲(chǔ)器的擦除和寫(xiě)操作。 – Altera提供集成到 NiosII硬件抽象層 (HAL)系統(tǒng)庫(kù)的驅(qū)動(dòng)程序，允許用戶使用 HAL應(yīng)用程序接口 (API)來(lái)讀取和編寫(xiě) EPCS器件。具有網(wǎng)絡(luò)接口的嵌入式系統(tǒng)可從網(wǎng)上接收新的 FPGA配置數(shù)據(jù)，并通過(guò) EPCS控制器將新的配置數(shù)據(jù)下載到 EPCS串行配置器件中。啟動(dòng)代碼無(wú)須編寫(xiě)，由 NIOSII IDE自動(dòng)生成。 61 EPCS控制器內(nèi)核 ? 軟件編程 Altera提供的 HAL Flash設(shè)備驅(qū)動(dòng)程序已經(jīng)完全屏蔽了 Flash的硬件訪問(wèn)細(xì)節(jié)，訪問(wèn) EPCS Flash的軟件編程和訪問(wèn) CFI Flash的軟件編程完全一樣。 63 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 64 定時(shí)器內(nèi)核 ? 定時(shí)器是一個(gè)重要的外圍設(shè)備。 68 定時(shí)器內(nèi)核 ? 定時(shí)器可進(jìn)行的基本操作如下所述： – 內(nèi)部計(jì)數(shù)器計(jì)數(shù)減到 0，立即從周期寄存器開(kāi)始重新裝載。一旦發(fā)生 timeout事件， TO位保持置為狀態(tài)直到被主控制器清除。 偏移量 名稱(chēng) R/W 位描述 15 … 4 3 2 1 0 0 status RW * RUN TO 71 ? ： 名稱(chēng) 讀 /寫(xiě) /清除 描述 ITO R/W 如果 ITO位為 1，則使能定時(shí)器中斷；如果 ITO位為 0，則屏蔽定時(shí)器中斷 CONT R/W 連續(xù)方式位決定內(nèi)部計(jì)數(shù)器減到 0的操作。 START W 寫(xiě) 1到 START位啟動(dòng)內(nèi)部計(jì)數(shù)器運(yùn)行（減 1計(jì)數(shù)），寫(xiě) 0到起始位無(wú)效。當(dāng)以下任意情況發(fā)生時(shí)，保存在該寄存器中的32位值會(huì)裝載到內(nèi)部計(jì)數(shù)器中。 偏移量 名稱(chēng) R/W 位描述 15 … 4 3 2 1 0 4 snapl RW 計(jì)數(shù)器快照（位 15..0） 5 snaph RW 計(jì)數(shù)器快照（位 31..16） 定時(shí)器內(nèi)核 定時(shí)器寄存器描述 74 ? 中斷操作： – 只要內(nèi)部計(jì)數(shù)器減到 0且控制寄存器的 ITO位為 1，定時(shí)器內(nèi)核就會(huì)產(chǎn)生 IRQ。 76 定時(shí)器內(nèi)核 ? － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Preset Configurations： 可選擇的預(yù)定義的硬件配置。 ? 看門(mén)狗： 用于需要看門(mén)狗的定時(shí)器系統(tǒng)，以便在系統(tǒng)已經(jīng)停止響應(yīng)的情況下復(fù)位系統(tǒng)。 ? 禁能：計(jì)數(shù)器的狀態(tài)僅通過(guò)狀態(tài)寄存器或 IRQ信號(hào)來(lái)檢測(cè)。 78 定時(shí)器內(nèi)核 ? － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Timeout pulse： ? 使能：定時(shí)器到 0時(shí)，timeout_pulse輸出一個(gè)時(shí)鐘周期的高電平。 79 定時(shí)器內(nèi)核 ? 軟件編程 Altera為 NiosII處理器用戶提供硬件抽象層 (HAL)系統(tǒng)庫(kù)驅(qū)動(dòng)程序，允許用戶使用 HAL應(yīng)用程序接口(API)函數(shù)來(lái)訪問(wèn)定時(shí)器內(nèi)核。 83 UART內(nèi)核 ? UART內(nèi)核綜述 波特率除數(shù)接收寄存器發(fā)送寄存器狀態(tài)寄存器數(shù)據(jù)包結(jié)束符控制寄存器移位寄存器移位寄存器c lkA d d rD a taIRQe n d o fpa c k e td a ta a v a il a b lerea d ford a tau a rt c lkT X DR X DRTSCTSAvalon總線接口RS 232接口UART內(nèi)核的結(jié)構(gòu)框圖 用戶可見(jiàn)部分為 6個(gè)寄存器及外引的四根 RS232接口信號(hào)線。 ? 解決辦法：在 FPGA I/O管腳和外部的 RS232連接器之間加入一個(gè)外部的電壓轉(zhuǎn)換緩沖器，例如 Maxim MAX 3237. 86 UART內(nèi)核 ? UART內(nèi)核綜述 ： ? UART發(fā)送器包括 7/8/9位發(fā)送數(shù)據(jù)寄存器（ Txdata）和相應(yīng)的7/8/9位發(fā)送移位寄存器。數(shù)據(jù)最低有效位先從TXD移出。 88 UART內(nèi)核 ? UART內(nèi)核綜述 3. 接收邏輯 ： ? UART接收器包括 7/8/9位接收數(shù)據(jù)寄存器（ Rxdata）和相應(yīng)的7/8/9位接收移位寄存器。 89 UART內(nèi)核 ? UART內(nèi)核綜述 4. 波特率生成 ： ? UART內(nèi)核的內(nèi)部波特率時(shí)鐘來(lái)源于 Avalon時(shí)鐘輸入。 ? 奇偶校驗(yàn)：確定 UART是否發(fā)送帶奇偶校驗(yàn)的字符。 92 UART內(nèi)核 ? 軟件編程 1. HAL系統(tǒng)支持 2. 驅(qū)動(dòng)程序選項(xiàng) 3. ioctl()操作 4. 軟件文件 93 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 94 JTAG_UART內(nèi)核 ? JTAG_UART內(nèi)核綜述 – 帶 Avalon接口的 JTAG UART設(shè)備實(shí)現(xiàn) PC和 NIOSII系統(tǒng)間的串行通信。 – Ava