【正文】 ? 使能：主控制可通過(guò)寫 START和STOP位來(lái)啟動(dòng)和停止定時(shí)器。 – 用戶可配置奇偶校驗(yàn)位、停止位和數(shù)據(jù)位，以及可選的 RTS/CTS流控制信號(hào)。 ? 在當(dāng)前不進(jìn)行串行移位操作時(shí)，發(fā)送移位寄存器自動(dòng)從發(fā)送數(shù)據(jù)寄存器裝入數(shù)據(jù)。 ? 每當(dāng)新字符完全接收后，接收數(shù)據(jù)寄存器自動(dòng)從接收移位寄存器裝入數(shù)據(jù)。 ? 基于這些硬件， Avalon主控制器可檢測(cè) CTS和發(fā)送 RTS流控制信號(hào)。 – 有讀寫 FIFO也是 JTAG UART內(nèi)核與 UART內(nèi)核的不同點(diǎn)之一。 100 SPI內(nèi)核 ? SPI內(nèi)核綜述 SPI時(shí) 鐘分頻器*接收數(shù)據(jù)發(fā)送數(shù)據(jù)狀態(tài)寄存器控制寄存器從機(jī)選擇*移位寄存器移位寄存器sclkMISOMOSIss_n0ss_n1ss_n15|IRQclkDataAddr*不在 從器件上出現(xiàn)Avalon總線從機(jī)接口SPI內(nèi)核框圖 SPI發(fā)送邏輯 SPI接收邏輯 101 SPI內(nèi)核 ? SPI內(nèi)核綜述 SPI時(shí) 鐘分頻器*接收數(shù)據(jù)發(fā)送數(shù)據(jù)狀態(tài)寄存器控制寄存器從機(jī)選擇*移位寄存器移位寄存器sclkMISOMOSIss_n0ss_n1ss_n15|IRQclkDataAddr*不在 從器件上出現(xiàn)Avalon總線從機(jī)接口SPI內(nèi)核框圖 主控制器模式端口配置 名稱 方向 描述 MOSI 輸出 輸出數(shù)據(jù)到從控制器 MISO 輸入 從控制器輸入數(shù)據(jù) sclk 輸出 所有從控制器的同步時(shí)鐘 ss_nM 輸出 從控制器選擇信號(hào)，其中 M為 0到 15之間的數(shù)。整個(gè)操作過(guò)程不需要任何的算術(shù)邏輯運(yùn)算，完全不需要 CPU的干預(yù)。 110 DMA內(nèi)核 ? DMA內(nèi)核綜述 狀態(tài)寄存器控制寄存器源地址寄存器目的地址寄存器數(shù)據(jù)長(zhǎng)度寄存器控制端口主控制器讀端口主控制器寫端口寄存器文件DMA 控 制器AddrDataControlIRQAvalon從控制器端口獨(dú)立的Avalon主控制器端口DMA控制器結(jié)構(gòu)框圖 111 DMA內(nèi)核 ? 典型的 DMA傳輸過(guò)程 – CPU通過(guò)寫控制端口配置 DMA控制器用于數(shù)據(jù)傳輸 – DMA控制器向 CPU發(fā)出 HOLD信號(hào)請(qǐng)求使用總線； – CPU響應(yīng) DMA控制器，并將總線讓出， DMA控制器獲得總線控制權(quán)； – DMA控制器讀端口從源地址（可能是存儲(chǔ)器或外設(shè)）讀數(shù)據(jù)，寫端口向目的地址（可能是存儲(chǔ)器或外設(shè)）寫數(shù)據(jù)，讀寫端口間利用 FIFO緩存數(shù)據(jù)。 ? 禁止不必要的傳輸寬度可減少 DMA控制器內(nèi)核所消耗的片內(nèi)邏輯資源數(shù)量。 – 互斥內(nèi)核提供一個(gè)基于硬件的操作，允許多處理器系統(tǒng)中的軟體來(lái)決定哪個(gè)處理器擁有互斥體。如果 Initial Value設(shè)置成非零值，還必須設(shè)定 Initial Owner。如果該函數(shù)不能鎖定互斥體，則立即返回。 – 郵箱內(nèi)核有一個(gè)簡(jiǎn)單的 Avalon從控制器接口，包含 4個(gè) 32位存儲(chǔ)器映射寄存器。由于郵箱一次只能傳輸一條消息， Mailbox Size (bytes)必須至少為 12字節(jié)。通常處理器將消息看作指向共享存儲(chǔ)器結(jié)構(gòu)體的指針。 133 System ID內(nèi)核 ? System ID寄存器描述 系統(tǒng) ID內(nèi)核提供只讀的 Avalon從控制器接口。 – 該標(biāo)示符會(huì)被寫入 system id寄存器中，共編譯器和用戶辨別所運(yùn)行的程序是否與目標(biāo)系統(tǒng)匹配。一次只有一個(gè)處理器可寫入郵箱，且一次只有一個(gè)處理器可讀取郵箱，以保證消息的完整性。 126 帶 Avalon接口的郵箱內(nèi)核 ? 郵箱內(nèi)核配置選項(xiàng) More 郵箱名稱 Settings選項(xiàng)卡提供以下選項(xiàng)： – Mailbox Size (bytes)－指定用于郵箱消息緩沖區(qū)的字節(jié)數(shù)。 – 郵箱內(nèi)核含有互斥體，確保了一次只有一個(gè)處理器修改郵箱內(nèi)容。 Altera為互斥內(nèi)核提供下列驅(qū)動(dòng)程序文件： – – – 122 Avalon接口的互斥內(nèi)核 ? 軟件編程 函數(shù)名稱 描 述 altera_avalon_mutex_open( ) 獲取互斥體的句柄，使所有其它函數(shù)可訪問(wèn)互斥內(nèi)核。 120 Avalon接口的互斥內(nèi)核 ? 互斥內(nèi)核配置選項(xiàng) 硬件設(shè)計(jì)者可利用互斥內(nèi)核的 SOPC Builder配置向?qū)?lái)設(shè)定內(nèi)核的硬件特性。 帶 Avalon接口的互斥內(nèi)核 118 ? 互斥內(nèi)核描述：多處理器環(huán)境可使用帶 Avalon接口的互斥內(nèi)核來(lái)協(xié)調(diào)對(duì)共享資源的訪問(wèn)。 Burst Transactions： 允許突發(fā)傳輸：使能該選項(xiàng)可允許 DMA操作支持突然傳輸模式的器件。 ? 數(shù)據(jù)源或者目的地可以是 Avalon從控制器外設(shè)（一個(gè)固定地址）或存儲(chǔ)器中的一段地址范圍 – DMA控制器具有連續(xù)數(shù)據(jù)流的處理能力，允許固定或可變長(zhǎng)度的數(shù)據(jù)傳輸。 106 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 107 DMA內(nèi)核 ? DMA綜述 – 在實(shí)際應(yīng)用中，需要在兩個(gè)存儲(chǔ)器之間或外設(shè)與存儲(chǔ)器之間頻繁地進(jìn)行數(shù)據(jù)存儲(chǔ)操作。接收和發(fā)送寄存器的寬度在 1~16位之間配置。 – Avalon主控制器訪問(wèn)寄存器來(lái)控制內(nèi)核并在 JTAG連接上傳輸數(shù)據(jù)。 ? 奇偶校驗(yàn)：確定 UART是否發(fā)送帶奇偶校驗(yàn)的字符。 88 UART內(nèi)核 ? UART內(nèi)核綜述 3. 接收邏輯 ： ? UART接收器包括 7/8/9位接收數(shù)據(jù)寄存器（ Rxdata）和相應(yīng)的7/8/9位接收移位寄存器。 ? 解決辦法：在 FPGA I/O管腳和外部的 RS232連接器之間加入一個(gè)外部的電壓轉(zhuǎn)換緩沖器，例如 Maxim MAX 3237. 86 UART內(nèi)核 ? UART內(nèi)核綜述 ： ? UART發(fā)送器包括 7/8/9位發(fā)送數(shù)據(jù)寄存器（ Txdata）和相應(yīng)的7/8/9位發(fā)送移位寄存器。 79 定時(shí)器內(nèi)核 ? 軟件編程 Altera為 NiosII處理器用戶提供硬件抽象層 (HAL)系統(tǒng)庫(kù)驅(qū)動(dòng)程序，允許用戶使用 HAL應(yīng)用程序接口(API)函數(shù)來(lái)訪問(wèn)定時(shí)器內(nèi)核。 ? 禁能：計(jì)數(shù)器的狀態(tài)僅通過(guò)狀態(tài)寄存器或 IRQ信號(hào)來(lái)檢測(cè)。 76 定時(shí)器內(nèi)核 ? － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Preset Configurations： 可選擇的預(yù)定義的硬件配置。當(dāng)以下任意情況發(fā)生時(shí)，保存在該寄存器中的32位值會(huì)裝載到內(nèi)部計(jì)數(shù)器中。 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 0 status RW * RUN TO 71 ? ： 名稱 讀 /寫 /清除 描述 ITO R/W 如果 ITO位為 1，則使能定時(shí)器中斷；如果 ITO位為 0，則屏蔽定時(shí)器中斷 CONT R/W 連續(xù)方式位決定內(nèi)部計(jì)數(shù)器減到 0的操作。 68 定時(shí)器內(nèi)核 ? 定時(shí)器可進(jìn)行的基本操作如下所述： – 內(nèi)部計(jì)數(shù)器計(jì)數(shù)減到 0，立即從周期寄存器開始重新裝載。 61 EPCS控制器內(nèi)核 ? 軟件編程 Altera提供的 HAL Flash設(shè)備驅(qū)動(dòng)程序已經(jīng)完全屏蔽了 Flash的硬件訪問(wèn)細(xì)節(jié)，訪問(wèn) EPCS Flash的軟件編程和訪問(wèn) CFI Flash的軟件編程完全一樣。具有網(wǎng)絡(luò)接口的嵌入式系統(tǒng)可從網(wǎng)上接收新的 FPGA配置數(shù)據(jù)，并通過(guò) EPCS控制器將新的配置數(shù)據(jù)下載到 EPCS串行配置器件中。對(duì)于 Nios II處理器用戶， Altera提供 HAL系統(tǒng)庫(kù)驅(qū)動(dòng)程序和 API函數(shù)來(lái)支持對(duì) Flash存儲(chǔ)器的擦除和寫操作。 Board Info ： 該設(shè)置與 NIOSII IDE中集成的Flash Programmer相關(guān)。因此，用戶不需要寫任何代碼就可以訪問(wèn)遵循 CFI接口規(guī)范的 Flash器件。該 SDRAM控制器總是執(zhí)行明確的預(yù)充電命令。典型的SDRAM每 64ms需要 4,096刷新命令，通過(guò)每64ms/4,096=個(gè)刷新命令來(lái)符合這個(gè)要求。 – 只要在緊接操作中出現(xiàn)間隔，或需要一個(gè)刷新操作時(shí)， SDRAM控制器才關(guān)閉一個(gè)行列，因此控制器不能永久阻止訪問(wèn)其他共用三太橋的器件。例如，SDRAM排列為 4096行、 512(29)列，所以列的值為 9。 26 SDRAM控制器內(nèi)核 結(jié)構(gòu)設(shè)置－片選 ? 允許值： 8 ? 默認(rèn)值： 1 ? 描述： 獨(dú)立芯片的數(shù)目在SDRAM子系統(tǒng)中選擇。 22 SDRAM控制器內(nèi)核 23 SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 PPL(片內(nèi)鎖相環(huán) )：通常用于調(diào)整 SDRAM控制器內(nèi)核與SDRAM芯片之間的相位差 。 可通過(guò)閱讀上述文件以熟悉 PIO設(shè)備的軟件訪問(wèn)方法 ， 但不應(yīng)該修改文件 。 Direction 中文描述 Bidirectional(tristate) ports 雙向 (三態(tài) )端口 Input ports only 僅為輸入端口 Output ports only 僅為輸出端口 Both input and output ports 輸入和輸出端 口 15 并行輸入 /輸出內(nèi)核 ? － PIO 內(nèi) 核 配 置 選 項(xiàng) Basic Settings 選項(xiàng)卡 Direction 中文描述 Bidirectional(tristate) ports 雙向 (三態(tài) )端口 Input ports only 僅為輸入端口 Both input and output ports 輸入和輸出端口 output ports only 僅為輸出端口 16 并行輸入 /輸出內(nèi)核 ? － PIO 內(nèi) 核 配 置 選 項(xiàng) Input Options 選項(xiàng)卡 邊沿捕獲寄存器 中斷寄存器 Rising Edge：上升沿 Falling Edge：下降沿 Either Edge： 上升或下降沿 Level：輸入為高電平且中斷使能，則 PIO內(nèi)核產(chǎn)生一個(gè) IRQ。 并行輸入 /輸出內(nèi)核 11 ? PIO內(nèi)核寄存器描述 – 邊沿捕獲寄存器： ? 只要在輸入口上檢測(cè)到邊沿事件時(shí)，邊沿捕獲寄存器（ Edgecapture）中對(duì)應(yīng)位 n置 1。 ? PIO工作模式在添加 PIO內(nèi)核時(shí)指定，且在系統(tǒng)生成后不能改變。 “ ① 該寄存器是否存在取決于硬件的配置。 CPU通過(guò)寄存器控制 I/O端口行為 PIO內(nèi)核結(jié)構(gòu)框圖 7 并行輸入 /輸出內(nèi)核 ? PIO內(nèi)核寄存器描述 偏移量 寄存器名稱 R/W (n1) … 2 1 0 0 數(shù)據(jù)寄 存器 讀訪問(wèn) R 讀入輸入引腳上的邏輯電平值 寫訪問(wèn) W 向 PIO輸出口寫入新值 1 方向寄存器 ① R/W 控制每個(gè) I/O口的輸入輸出方向。 這些外設(shè)都是以 IP核的形式提供給用戶的，用戶可以根據(jù)實(shí)際需要把這些 IP核集成到 Nios II系統(tǒng)中去。 PIO內(nèi)核提供簡(jiǎn)單的I/O訪問(wèn)用戶邏輯或外部設(shè)備，例如： – 控制 LED – 讀取開關(guān)量 – 控制顯示設(shè)備 – 配置并且與片外設(shè)備通信 說(shuō)明： 1. SOPC Builder中提供了 PIO內(nèi)核，可以很容易將 PIO內(nèi)核集成到 SOPC Builder生成的系統(tǒng)中。 1：中斷使能； 0：禁止中斷。如果 PIO內(nèi)核硬件配置為：“ Output ports only”，則讀數(shù)據(jù)寄存器返回未定義的值。 ? 復(fù)位后，方向寄存器的所有位設(shè)置為 0，所有的雙向 I/O口配置為輸入。 并行輸入 /輸出內(nèi)核 12 ? PIO內(nèi)核寄存器描述 – 中斷操作： ? 當(dāng)硬件配置為電平觸發(fā)方式時(shí)，只要高電平出現(xiàn)并且中斷使能，就申請(qǐng)一個(gè)中斷。 說(shuō)明：中斷只有高電平中斷，如果希望低電平時(shí)中斷，則需在該 I/O輸入引腳前加一個(gè)“非”門。 – SDRAM控制器內(nèi)核提供了連接一個(gè)或多個(gè) SDRAM芯片的接口，并處理所有 SDRAM協(xié)議要求。 24 SDRAM控制器內(nèi)核 ? － SDRAM 內(nèi) 核 配 置 選 項(xiàng) 可直接選擇預(yù)定義