【正文】 1 第四章 Nios II 外圍設備 2 本章介紹了 Nios II處理器常用外圍設備 (Peripherals)內(nèi)核的特點、配置以及軟件編程。 2. 通用 I/O端口既連接到片內(nèi)邏輯又連接到外部設備的 FPGA I/O管腳。 3 邊沿捕獲寄存器 ①② R/W 當邊沿事件發(fā)生時對應位置 1。 ? 寫數(shù)據(jù)寄存器：驅動輸出口輸出寫入的值。 并行輸入 /輸出內(nèi)核 10 ? PIO內(nèi)核寄存器描述 – 中斷屏蔽寄存器： ? 當中斷屏蔽寄存器的位設為 1時，使能相對應的 PIO輸入口中斷。當硬件配置為邊沿觸發(fā)方式時，只要捕獲到邊沿事件并且中斷使能時，就申請一個中斷。 17 并行輸入 /輸出內(nèi)核 ? － PIO 內(nèi) 核 配 置 選 項 Simulation 選項卡 當需要對外進行仿真時，要設置simulation選項卡。 21 SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 – SDRAM控制器內(nèi)核具有不同數(shù)據(jù)寬度 ( 1 32或 64位 )、不同內(nèi)存容量和多片選擇等設置。 Memory Profile ： 用于指定 SDRAM的結構。 28 SDRAM控制器內(nèi)核 地址寬度設計－行 ? 允許值： 1 1 1 14 ? 默認值： 12 ? 描述： 行地址位的數(shù)目。 31 SDRAM控制器內(nèi)核 ? 當控制器與其他三態(tài)器件共用引腳時，平均訪問時間通常增加而帶寬減少。 ? 將這些期望值與選擇的SDRAM的實際大小相比較可以檢驗設置是否正確。 41 SDRAM控制器內(nèi)核 ACTIVE到 READ或 WRITE延時 ?允許值： ?默認值： 20ns ? 描述： ACTIVE到 READ或WRITE延時。 45 SDRAM控制器內(nèi)核 ? 軟件編程 當通過 Avalon接口訪問時， SDRAM控制器操作起來像簡單的 SRAM存儲器，沒有可配置的軟件設置，沒有存儲器映射的寄存器。 當選定某個芯片型號，該 CFI控制器的所有設置都會相應更新。 Wait：每次數(shù)據(jù)傳輸過程中， read或 write信號需要保持的時間。 – Altera提供集成到 NiosII硬件抽象層 (HAL)系統(tǒng)庫的驅動程序，允許用戶使用 HAL應用程序接口 (API)來讀取和編寫 EPCS器件。啟動代碼無須編寫，由 NIOSII IDE自動生成。 63 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 64 定時器內(nèi)核 ? 定時器是一個重要的外圍設備。一旦發(fā)生 timeout事件， TO位保持置為狀態(tài)直到被主控制器清除。 START W 寫 1到 START位啟動內(nèi)部計數(shù)器運行（減 1計數(shù)），寫 0到起始位無效。 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 4 snapl RW 計數(shù)器快照（位 15..0） 5 snaph RW 計數(shù)器快照（位 31..16） 定時器內(nèi)核 定時器寄存器描述 74 ? 中斷操作： – 只要內(nèi)部計數(shù)器減到 0且控制寄存器的 ITO位為 1，定時器內(nèi)核就會產(chǎn)生 IRQ。 ? 看門狗： 用于需要看門狗的定時器系統(tǒng)，以便在系統(tǒng)已經(jīng)停止響應的情況下復位系統(tǒng)。 78 定時器內(nèi)核 ? － 定 時 器 內(nèi) 核 配 置 選 項 CFI控制器框圖 Timeout pulse： ? 使能：定時器到 0時，timeout_pulse輸出一個時鐘周期的高電平。 83 UART內(nèi)核 ? UART內(nèi)核綜述 波特率除數(shù)接收寄存器發(fā)送寄存器狀態(tài)寄存器數(shù)據(jù)包結束符控制寄存器移位寄存器移位寄存器c lkA d d rD a taIRQe n d o fpa c k e td a ta a v a il a b lerea d ford a tau a rt c lkT X DR X DRTSCTSAvalon總線接口RS 232接口UART內(nèi)核的結構框圖 用戶可見部分為 6個寄存器及外引的四根 RS232接口信號線。數(shù)據(jù)最低有效位先從TXD移出。 89 UART內(nèi)核 ? UART內(nèi)核綜述 4. 波特率生成 ： ? UART內(nèi)核的內(nèi)部波特率時鐘來源于 Avalon時鐘輸入。 92 UART內(nèi)核 ? 軟件編程 1. HAL系統(tǒng)支持 2. 驅動程序選項 3. ioctl()操作 4. 軟件文件 93 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 94 JTAG_UART內(nèi)核 ? JTAG_UART內(nèi)核綜述 – 帶 Avalon接口的 JTAG UART設備實現(xiàn) PC和 NIOSII系統(tǒng)間的串行通信。 FIFO深度可由用戶設置。（ 1~16） SPI Clock Rate： SPI時鐘率 ? 確定在主控制器和從控制器之間的 SCLK信號。在 DMA數(shù)據(jù)傳輸方式下， DMA控制器接管了總線的控制權，并以中斷的方式向 CPU報告?zhèn)魉筒僮鞯慕Y束。傳輸結束時， DMA控制器發(fā)出中斷請求。 HAL層中定義了 2個 ioctl函數(shù)分別用于輔助接收通道驅動程序和輔助發(fā)送通道驅動程序： alt_dma_rxchan_ioctl()和alt_dma_txchan_ioctl(). 2. 軟件文件： DMA控制器還包括下列文件 ? ——定義 DMA內(nèi)核的寄存器映射，提供底層硬件訪問宏定義。一個處理器可通過讀取 mutex寄存器來確定其當前的狀態(tài)。當 Initial Owner被設定時，此時的互斥體擁有者必須在互斥體被其它擁有者占用之前將互斥體釋放。直至該函數(shù)成功得到互斥體才返回 altera_avalon_mutex_unlock( ) 解除鎖定互斥體。 125 帶 Avalon接口的郵箱內(nèi)核 ? 郵箱內(nèi)核配置選項 More 郵箱名稱 Settings選項卡提供以下選項： – Memory module－指定哪個存儲器用作郵箱緩沖區(qū)。郵箱軟件編程有以下特性： – 每個郵箱消息是一個 32位字。 – 當郵箱中有消息時，用于接收的處理器可讀取消息。 ? id: 類似于校驗和，不同外設配置的系統(tǒng)產(chǎn)生不同的 id值 ? timestamp: 基于系統(tǒng)生成時間的 32位值。 129 帶 Avalon接口的郵箱內(nèi)核 ? 軟件編程 Altera為郵箱內(nèi)核提供的驅動程序包含下列文件： – – – 130 帶 Avalon接口的郵箱內(nèi)核 ? 軟件編程 文件 alt_mailbox_dev結構體以及訪問郵箱內(nèi)核的函數(shù)。該地址范圍的大小取決于等待的消息數(shù)量的最大值。 – Shared Mailbox Memory Offset－指定存儲器中的偏移量。 altera_avalon_mutex_first_lock( ) 復位后測試互斥體是否已被釋放。互斥內(nèi)核不能通過 HAL API或 ANSIC標準庫來訪問。 ? 處理器可通過將它的 ID寫入 OWNER字段和向 VALUE字段寫入一個非零值來獲取互斥體。 116 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 117 ? NIOSII開發(fā)支持多處理器，可以將多個處理器集成到一個 FPGA中，從而形成多處理器系統(tǒng)。 112 DMA內(nèi)核 ? DMA寄存器描述 偏移量 寄存器名稱 讀 /寫 31… 11 10 9 8 7 6 5 4 3 2 1 0 0 狀態(tài) ⑴ RW (2) LEN WEOP REOP BUSY DONE 1 源地址 RW 讀取數(shù)據(jù)的起始地址 2 目的地址 RW 數(shù)據(jù)寫入的起始地址 3 長度 RW DMA傳輸長度（以字節(jié)為單位） 4 保留 (3) 5 保留 (3) 6 控制 RW (2) (4) (5) WCON RCON LEEN WEEN REEN I_EN GO WORD HW BYTE 7 保留 (3) DMA控制器結構框圖 源地址目的地址長度控制 狀態(tài) 113 DMA內(nèi)核 ? － DMA 配 置 選 項 卡 SPI配置選項卡 Transfer Size: DMA長度寄存器的寬度，范圍為 1~32。 – 當 DMA控制器執(zhí)行數(shù)據(jù)傳輸任務時，主控制器可自由執(zhí)行其它并行的任務。 Timing： 時序設置 ? 時鐘極性：當時鐘極性為 0時， SCLK的空閑狀態(tài)為低電平 ? 時鐘相位：當時鐘相位為 0時，在 SCLK的上升沿鎖存數(shù)據(jù)，在 SCLK的下降沿輸出數(shù)據(jù)。 – SPI內(nèi)核可執(zhí)行主控制器或從控制器協(xié)議。 – JTAG UART內(nèi)核通過 Avalon從控制器接口連接到 Avalon總線。 90 UART內(nèi)核 ? UART內(nèi)核的寄存器描述 偏移量 寄存器名稱 R/W 描述 /寄存器位 15… 13 12 11 10 9 8 7 6 5 4 3 2 1 0 0 接收數(shù)據(jù) (rxdata) RO ① ② ② 接收數(shù)據(jù) 1 發(fā)送數(shù)據(jù) (txdata) WO ① ② ② 發(fā)送數(shù)據(jù) 2 狀態(tài) (status) ③ RW ① eop cts dcts ⑴ e rrdy trdy tmt toe roe brk fe pe 3 控制 (control) RW ① ieop rts idcts trbk ie irrdy itrdy itmt itoe iroe ibrk ife ipe 4 除數(shù) (divisor) ④ RW 波特率除數(shù) 5 數(shù)據(jù)包結束符(endopacket) ④ RW ① ② ② 數(shù)據(jù)包結束符值 UART內(nèi)核寄存器映射 發(fā)送數(shù)據(jù)接收數(shù)據(jù) 狀態(tài) t )③ 控制除數(shù) (divisor) ④ 數(shù)據(jù)包結束符 (endopacket) ④ 91 UART內(nèi)核 ? － UART 內(nèi) 核 配 置 頁 Baud Rate： 波特率設置 確定復位后的默認波特率。 ? 主控制器可以在前一個字符正在移動時將新數(shù)值寫入發(fā)送數(shù)據(jù)寄存器，并可通過讀出狀態(tài)寄存器的 TRDY位，發(fā)送移位寄存器的空 TMT位和發(fā)送溢出錯誤 TOE位監(jiān)視發(fā)送器的狀態(tài)。 UART內(nèi)核通過 TXD和 RXD端口發(fā)送和接收串行數(shù)據(jù)。 System reset on timeout： ? 使能： 定時器到 0時， resetrequest信號輸出一個時鐘周期的高電平使系統(tǒng)復位。 ? 禁能：向下計數(shù)周期由 Timeout Period確定，且 period寄存器不在硬件中存在。 定時器內(nèi)核 定時器寄存器描述 75 定時器內(nèi)核 ? － 定 時 器 內(nèi) 核 配 置 選 項 CFI控制器框圖 Initial period： 用于預設硬件生成后的定時器周期，即 perodl和 periodh寄存器的值。如果定時器硬件配置為 ―關閉 Start/stop control bits‖，則寫停止位無效。 RUN R 當內(nèi)部計數(shù)器運行時， RUN位為 1；否則該位為 0。 66 定時器內(nèi)核 ? 定時器內(nèi)核綜述 定時器內(nèi)核結構框圖 Status Control Periodh Periodl Snap