【正文】 的SDRAM芯片型號(hào)，對(duì)話框?qū)⒆詣?dòng)改變下面兩個(gè)選項(xiàng)卡的值來匹配指定配置。具體數(shù)值請(qǐng)查閱 SDRAM數(shù)據(jù)手冊(cè)。當(dāng)設(shè)為Yes時(shí)， addr,dq和 dqm管腳在系統(tǒng)內(nèi)可與三態(tài)橋共享。 33 SDRAM控制器內(nèi)核 消息框 ? 顯示 SDRAM期望的內(nèi)存容量，以兆字節(jié)，兆位以及可尋址的字?jǐn)?shù)為單位。 40 SDRAM控制器內(nèi)核 預(yù)充電命令 (t_rp)的持續(xù)時(shí)間 ?允許值： ?默認(rèn)值： 20ns ? 描述：預(yù)充電命令周期。對(duì)于其他所有參數(shù)，實(shí)際時(shí)序?qū)⒋笥诨虻扔谀繕?biāo)值。 Presets ： 選擇預(yù)設(shè)好的 CFI Flash。 Setup： chipselect有效后， read或 write信號(hào)有效前所需的時(shí)間。 – 帶 Avalon接口的 EPCS設(shè)備控制器內(nèi)核（“ EPCS控制器”）允許 NiosII系統(tǒng)訪問 Altera EPCS串行配置器件。在這種情況下，復(fù)位 CPU后首先執(zhí)行引導(dǎo) EPCS控制器的 Bootloader ROM中的代碼，從 EPCS通用內(nèi)存區(qū)域復(fù)制數(shù)據(jù)到 RAM。 通過直接控制 EPCS設(shè)備來進(jìn)行讀寫操作的頭文件和源文件 。 70 定時(shí)器內(nèi)核 定時(shí)器寄存器描述 ? ： 名稱 讀 /寫 /清除 描述 TO R/C 當(dāng)內(nèi)部計(jì)數(shù)器減到 0時(shí)， timeout被置為 1。當(dāng)計(jì)數(shù)器減到 0，不管 CONT位的值如何，都會(huì)自動(dòng)裝載periodl和 periodh寄存器中的 32位計(jì)數(shù)值。 ? 當(dāng)對(duì) snapl或 snaph執(zhí)行寫操作時(shí)，計(jì)數(shù)器的當(dāng)前值會(huì)被復(fù)制到 snapl和snaph中，不管計(jì)數(shù)器是否正在運(yùn)行，這個(gè)過程都會(huì)執(zhí)行，并且不改變內(nèi)部計(jì)數(shù)器的運(yùn)行狀態(tài)。 ? 完整特性： 用于產(chǎn)生一個(gè)具有可變周期的完整特性的定時(shí)器，可以在處理器控制下啟動(dòng)和停止該定時(shí)器。 ? 禁能：定時(shí)器連續(xù)運(yùn)行。 – 內(nèi)核提供一個(gè)簡(jiǎn)單的 Avalon從控制器接口，該接口允許 Avalon主控制器（例如 NiosII處理器）通過讀寫寄存器與 UART內(nèi)核進(jìn)行通訊。 ? 發(fā)送移位寄存器直接連接到 TXD輸出。 ? 接收移位寄存器和接收數(shù)據(jù)寄存器提供 雙重緩沖 。 流數(shù)據(jù)控制 ? 允許 Avalon主控制器當(dāng)且僅當(dāng) UART內(nèi)核可接收新字符時(shí)寫數(shù)據(jù)， UART內(nèi)核有可用數(shù)據(jù)時(shí)讀數(shù)據(jù)。 FIFO可以改善 JTAG連接的帶寬。 102 SPI內(nèi)核 ? SPI內(nèi)核綜述 SPI時(shí) 鐘分頻器*接收數(shù)據(jù)發(fā)送數(shù)據(jù)狀態(tài)寄存器控制寄存器從機(jī)選擇*移位寄存器移位寄存器sclkMISOMOSIss_n0ss_n1ss_n15|IRQclkDataAddr*不在 從器件上出現(xiàn)Avalon總線從機(jī)接口SPI內(nèi)核框圖 從控制器模式端口配置 名稱 方向 描述 MOSI 輸入 從主控制器輸入數(shù)據(jù) MISO 輸出 輸出數(shù)據(jù)到主控制器 sclk 輸入 同步時(shí)鐘 ss_nM 輸入 選擇信號(hào) 103 SPI內(nèi)核 ? SPI內(nèi)核的寄存器描述 UART內(nèi)核寄存器映射 內(nèi)部地址 寄存器名稱 15… 11 10 9 8 7 6 5 4 3 2… 0 0 rxdata 接收數(shù)據(jù) (n1..0) 1 txdat 發(fā)送數(shù)據(jù) (n1..0) 2 status E RRDY TRDY TMT TOE ROE 3 control sso IE IRRDY ITRDY ITOE IROE 4 保留 5 slaveselect 從控制器選擇屏蔽 t l 保留 接收數(shù)據(jù)寄存器 發(fā)送數(shù)據(jù)寄存器 狀態(tài)寄存器 控制寄存器 從控制器選擇寄存器 104 SPI內(nèi)核 ? － SPI 配 置 選 項(xiàng) 卡 SPI配置選項(xiàng)卡 MasterSlave： 主控制器 /從控制器設(shè)置 Generate Select Signals： 通用選擇信號(hào) 指定 SPI控制器將連接的從控制器數(shù)量。在這種情況下，就可以使用 DMA（直接存儲(chǔ)訪問 ,direct memory access） – 對(duì) I/O設(shè)備的訪問除了有軟件控制的查詢式和中斷式，還有由硬件控制的 DMA方式。 – 當(dāng)傳輸完指定的數(shù)據(jù)，或數(shù)據(jù)包結(jié)束信號(hào)有效時(shí)， DMA傳輸結(jié)束。 115 DMA內(nèi)核 ? 軟件編程 1. ioctl()操作：用戶可通過 ioctl()來控制 DMA控制器的硬件相關(guān)部分。 – 互斥內(nèi)核有一個(gè)簡(jiǎn)單的 Avalon從控制器接口，包含 2個(gè) 32位存儲(chǔ)器映射寄存器 mutex和 reset. 帶 Avalon接口的互斥內(nèi)核 119 帶 Avalon接口的互斥內(nèi)核 ? 互斥內(nèi)核描述及其基本操作 偏移量 寄存器名稱 R/W 位描述 31… 16 15… 1 0 0 mutex RW OWNER VALUE 1 reset RW RESET 互斥內(nèi)核描述：互斥內(nèi)核存儲(chǔ)器映射 ? 當(dāng) VALUE字段為 0x0000時(shí)，互斥體可用，否則互斥體不可用； ? Mutex寄存器總是可讀的。 – Initial Owner－復(fù)位后 OWNER字段的初始值。 altera_avalon_mutex_lock( ) 鎖定互斥體。 – 郵箱內(nèi)核包含兩個(gè)互斥體： ? 一個(gè)保證對(duì)共享存儲(chǔ)器的唯一寫訪問； ? 一個(gè)保證對(duì)共享存儲(chǔ)器的唯一讀訪問。 127 帶 Avalon接口的郵箱內(nèi)核 ? 軟件編程 Altera為 NiosII處理器用戶提供訪問郵箱內(nèi)核的驅(qū)動(dòng)程序，驅(qū)動(dòng)程序中的函數(shù)直接操作低層硬件。 – 用于發(fā)送的處理器可逐次提交消息，直至最大消息地址。 系統(tǒng) ID內(nèi)核寄存器映射 偏移量 寄存器名稱 R/W 位描述 31… 0 0 id R SOPC Builder系統(tǒng) ID 1 timestamp R SOPC Builder生成時(shí)間 每個(gè)寄存器的值在系統(tǒng)生成時(shí)確定，并總是返回一個(gè)常量值。 函數(shù)名稱 描 述 altera_avalon_mailbox_close( ) 關(guān)閉郵箱句柄的使用 altera_avalon_mailbox_get( ) 如果出現(xiàn)了一個(gè)值就返回消息，但不阻塞等待消息 altera_avalon_mailbox_open( ) 獲取郵箱句柄，使所有其它函數(shù)都能訪問郵箱內(nèi)核 altera_avalon_mailbox_pend( ) 等待郵箱中的消息，如果沒有消息出現(xiàn)將阻塞（一直等） altera_avalon_mailbox_post( ) 發(fā)送消息到郵箱 郵箱 API函數(shù) 131 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 132 System ID內(nèi)核 ? System ID寄存器描述 – SOPC Builder生成 NIOSII系統(tǒng)時(shí)，將為每個(gè) NIOSII系統(tǒng)生成一個(gè)標(biāo)示符。 – 郵箱軟件在處理器之間執(zhí)行消息 FIFO。郵箱消息緩沖區(qū)從該偏移量處開始。 硬件互斥體函數(shù) 123 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 124 帶 Avalon接口的郵箱內(nèi)核 ? 郵箱內(nèi)核描述 – 多處理器環(huán)境可使用帶 Avalon接口的郵箱內(nèi)核在處理器之間發(fā)送消息。在 NiosⅡ 處理器系統(tǒng)中，處理器通過將它的 cpuid控制寄存器的值寫入 mutex寄存器的 OWNER字段來鎖定互斥體。 ?系統(tǒng)復(fù)位后， reset寄存器的 RESET位為高電平。 ? SOPC Builder提供了支持多處理器的外設(shè)互斥核和郵箱內(nèi)核。它確定了在一次 DMA傳輸中可傳輸?shù)淖畲髷?shù)據(jù)量。 109 DMA內(nèi)核 ? DMA內(nèi)核綜述 – DMA控制器將數(shù)據(jù)從源地址空間傳輸?shù)侥康牡刂房臻g。 Waveforms： 波形顯示 105 SPI內(nèi)核 ? 軟件編程 Altera提供一個(gè)訪問 SPI的函數(shù)alt_avalon_spi_mand(),該函數(shù)為配置生成主控制器的 SPI內(nèi)核提供通用訪問。 ? 當(dāng)配置為主控制器時(shí)， SPI內(nèi)核可控制多達(dá) 16個(gè)獨(dú)立的 SPI從控制器。 JTAG UART內(nèi)核包含 2個(gè) 32位寄存器（數(shù)據(jù)和控制），它們可通過 Avalon從控制器端口進(jìn)行存取。 數(shù)據(jù)位設(shè)置 ? 數(shù)據(jù)位：該設(shè)置確定發(fā)送寄存器，接收寄存器和數(shù)據(jù)包結(jié)束符寄存器的寬度； ? 停止位：該設(shè)置確定內(nèi)核在每個(gè)字符后發(fā)送 1個(gè)還是 2個(gè)停止位。 ? 發(fā)送邏輯根據(jù) RS232規(guī)范在串行 TXD數(shù)據(jù)流中自動(dòng)插入數(shù)量正確的起始位，校驗(yàn)位和停止位。 ? 大部分 Altera FPGA系列上的 I/O引腳不遵循 RS232電壓電平規(guī)范，如果通過 RS232連接器的信號(hào)直接與 FPGA相連，可能會(huì)損害器件。 ? 禁能： resetrequest信號(hào)不存在。 Readable snapshot： ? 使能：主控制器可讀當(dāng)前向下計(jì)數(shù)器的值。如果不用軟件更改的話，那么定時(shí)器將按照這個(gè)周期產(chǎn)生 timeout事件。 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 1 control RW * STOP START CONT ITO 定時(shí)器內(nèi)核 定時(shí)器寄存器描述 72 ? periodh寄存器： 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 2 periodl RW 超時(shí)周期－ 1（位 15..0） 3 periodh RW 超時(shí)周期－ 1（位 31..16） ? 存儲(chǔ)超時(shí)周期的計(jì)數(shù)值。對(duì) RUN的寫操作無效。 – 處理器可通過寫數(shù)據(jù)到 periodl和 periodh寄存器來設(shè)定定時(shí)器周期。 – 每個(gè) FPGA設(shè)計(jì)只能添加一個(gè) EPCS控制器。 – 管理 FPGA配置數(shù)據(jù)： EPCS可存儲(chǔ) FPGA的配置數(shù)據(jù)，并在上電時(shí)自動(dòng)完成對(duì) FPGA的配置。 55 ? 軟件編程 Avalon主控制器可以直接讀 Flash芯片。 大小設(shè)置使 SOPC Builder為Flash器件分配正確的地址空間。驅(qū)動(dòng)程序提供了遵循 CFI接口規(guī)范的 Flash存儲(chǔ)器的通用訪問函數(shù)。 43 SDRAM控制器內(nèi)核 寫恢復(fù)時(shí)間 (t_wr,無自動(dòng)預(yù)充電 ) ?允許值： ?默認(rèn)值： 14ns ? 描述：如果執(zhí)行了明確的預(yù)充電命令，寫恢復(fù)。 37 SDRAM控制器內(nèi)核 每隔一段時(shí)間執(zhí)行一個(gè)刷新命令 ?允許值： ?默認(rèn)值： ? 描述：該值指定 SDRAM控制器多久刷新一次 SDRAM。 – 為了使帶寬最大化，只要緊接的讀或?qū)懖僮髟谙嗤泻蛥^(qū)內(nèi)連續(xù)，SDRAM控制器就自動(dòng)保留三態(tài)橋的控制。 29 SDRAM控制器內(nèi)核 地址寬度設(shè)計(jì)－列 ? 允許值： =8，且小于行的值 ? 默認(rèn)值： 8 ? 描述： 列地址位的數(shù)目。具體數(shù)值請(qǐng)查閱 SDRAM數(shù)據(jù)手冊(cè)。利用片內(nèi) PLL來調(diào)整 SDRAM控制器內(nèi)核與 SDRAM芯片之間的時(shí)鐘相位差。設(shè)備驅(qū)動(dòng)程序使用該文件中的宏定義訪問硬件 。 并行輸入 /輸出內(nèi)核 13 并行輸入 /輸出內(nèi)核 雙擊 ? － PIO 內(nèi) 核 配 置 選 項(xiàng) 14 并行輸入 /輸出內(nèi)核 ? － PIO 內(nèi) 核 配 置 選 項(xiàng) Basic Settings 選項(xiàng)卡 I/O口寬度 ：可設(shè)置為1～ 32的任何整數(shù)值。 ? 復(fù)位后，中斷屏蔽寄存器所有位為 0，禁止所有 PIO口的中斷。 并行輸入 /輸出內(nèi)核 9 ? PIO內(nèi)核寄存器描述 – 方向寄存器： ? 只有 PIO工作模式配置為“ Bidirectional ports”時(shí)，方向寄存器才存在。 ② 寫任意值到邊沿捕獲寄存器將清除所有位為 0。 I/O口可以配置為輸入 、 輸出和三態(tài) ， 還可以用來檢測(cè)電平事件和邊沿事件 。李貞妮 二 ○一三年五月