【正文】 的SDRAM芯片型號，對話框將自動改變下面兩個選項卡的值來匹配指定配置。具體數值請查閱 SDRAM數據手冊。當設為Yes時， addr,dq和 dqm管腳在系統(tǒng)內可與三態(tài)橋共享。 33 SDRAM控制器內核 消息框 ? 顯示 SDRAM期望的內存容量，以兆字節(jié)，兆位以及可尋址的字數為單位。 40 SDRAM控制器內核 預充電命令 (t_rp)的持續(xù)時間 ?允許值： ?默認值： 20ns ? 描述：預充電命令周期。對于其他所有參數，實際時序將大于或等于目標值。 Presets ： 選擇預設好的 CFI Flash。 Setup： chipselect有效后， read或 write信號有效前所需的時間。 – 帶 Avalon接口的 EPCS設備控制器內核（“ EPCS控制器”）允許 NiosII系統(tǒng)訪問 Altera EPCS串行配置器件。在這種情況下，復位 CPU后首先執(zhí)行引導 EPCS控制器的 Bootloader ROM中的代碼，從 EPCS通用內存區(qū)域復制數據到 RAM。 通過直接控制 EPCS設備來進行讀寫操作的頭文件和源文件 。 70 定時器內核 定時器寄存器描述 ? ： 名稱 讀 /寫 /清除 描述 TO R/C 當內部計數器減到 0時， timeout被置為 1。當計數器減到 0，不管 CONT位的值如何，都會自動裝載periodl和 periodh寄存器中的 32位計數值。 ? 當對 snapl或 snaph執(zhí)行寫操作時，計數器的當前值會被復制到 snapl和snaph中，不管計數器是否正在運行，這個過程都會執(zhí)行，并且不改變內部計數器的運行狀態(tài)。 ? 完整特性： 用于產生一個具有可變周期的完整特性的定時器，可以在處理器控制下啟動和停止該定時器。 ? 禁能：定時器連續(xù)運行。 – 內核提供一個簡單的 Avalon從控制器接口，該接口允許 Avalon主控制器（例如 NiosII處理器）通過讀寫寄存器與 UART內核進行通訊。 ? 發(fā)送移位寄存器直接連接到 TXD輸出。 ? 接收移位寄存器和接收數據寄存器提供 雙重緩沖 。 流數據控制 ? 允許 Avalon主控制器當且僅當 UART內核可接收新字符時寫數據， UART內核有可用數據時讀數據。 FIFO可以改善 JTAG連接的帶寬。 102 SPI內核 ? SPI內核綜述 SPI時 鐘分頻器*接收數據發(fā)送數據狀態(tài)寄存器控制寄存器從機選擇*移位寄存器移位寄存器sclkMISOMOSIss_n0ss_n1ss_n15|IRQclkDataAddr*不在 從器件上出現Avalon總線從機接口SPI內核框圖 從控制器模式端口配置 名稱 方向 描述 MOSI 輸入 從主控制器輸入數據 MISO 輸出 輸出數據到主控制器 sclk 輸入 同步時鐘 ss_nM 輸入 選擇信號 103 SPI內核 ? SPI內核的寄存器描述 UART內核寄存器映射 內部地址 寄存器名稱 15… 11 10 9 8 7 6 5 4 3 2… 0 0 rxdata 接收數據 (n1..0) 1 txdat 發(fā)送數據 (n1..0) 2 status E RRDY TRDY TMT TOE ROE 3 control sso IE IRRDY ITRDY ITOE IROE 4 保留 5 slaveselect 從控制器選擇屏蔽 t l 保留 接收數據寄存器 發(fā)送數據寄存器 狀態(tài)寄存器 控制寄存器 從控制器選擇寄存器 104 SPI內核 ? － SPI 配 置 選 項 卡 SPI配置選項卡 MasterSlave： 主控制器 /從控制器設置 Generate Select Signals： 通用選擇信號 指定 SPI控制器將連接的從控制器數量。在這種情況下，就可以使用 DMA（直接存儲訪問 ,direct memory access） – 對 I/O設備的訪問除了有軟件控制的查詢式和中斷式，還有由硬件控制的 DMA方式。 – 當傳輸完指定的數據，或數據包結束信號有效時， DMA傳輸結束。 115 DMA內核 ? 軟件編程 1. ioctl()操作：用戶可通過 ioctl()來控制 DMA控制器的硬件相關部分。 – 互斥內核有一個簡單的 Avalon從控制器接口，包含 2個 32位存儲器映射寄存器 mutex和 reset. 帶 Avalon接口的互斥內核 119 帶 Avalon接口的互斥內核 ? 互斥內核描述及其基本操作 偏移量 寄存器名稱 R/W 位描述 31… 16 15… 1 0 0 mutex RW OWNER VALUE 1 reset RW RESET 互斥內核描述：互斥內核存儲器映射 ? 當 VALUE字段為 0x0000時，互斥體可用，否則互斥體不可用； ? Mutex寄存器總是可讀的。 – Initial Owner－復位后 OWNER字段的初始值。 altera_avalon_mutex_lock( ) 鎖定互斥體。 – 郵箱內核包含兩個互斥體： ? 一個保證對共享存儲器的唯一寫訪問； ? 一個保證對共享存儲器的唯一讀訪問。 127 帶 Avalon接口的郵箱內核 ? 軟件編程 Altera為 NiosII處理器用戶提供訪問郵箱內核的驅動程序，驅動程序中的函數直接操作低層硬件。 – 用于發(fā)送的處理器可逐次提交消息，直至最大消息地址。 系統(tǒng) ID內核寄存器映射 偏移量 寄存器名稱 R/W 位描述 31… 0 0 id R SOPC Builder系統(tǒng) ID 1 timestamp R SOPC Builder生成時間 每個寄存器的值在系統(tǒng)生成時確定，并總是返回一個常量值。 函數名稱 描 述 altera_avalon_mailbox_close( ) 關閉郵箱句柄的使用 altera_avalon_mailbox_get( ) 如果出現了一個值就返回消息，但不阻塞等待消息 altera_avalon_mailbox_open( ) 獲取郵箱句柄，使所有其它函數都能訪問郵箱內核 altera_avalon_mailbox_pend( ) 等待郵箱中的消息，如果沒有消息出現將阻塞（一直等） altera_avalon_mailbox_post( ) 發(fā)送消息到郵箱 郵箱 API函數 131 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 本章內容 132 System ID內核 ? System ID寄存器描述 – SOPC Builder生成 NIOSII系統(tǒng)時，將為每個 NIOSII系統(tǒng)生成一個標示符。 – 郵箱軟件在處理器之間執(zhí)行消息 FIFO。郵箱消息緩沖區(qū)從該偏移量處開始。 硬件互斥體函數 123 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 本章內容 124 帶 Avalon接口的郵箱內核 ? 郵箱內核描述 – 多處理器環(huán)境可使用帶 Avalon接口的郵箱內核在處理器之間發(fā)送消息。在 NiosⅡ 處理器系統(tǒng)中，處理器通過將它的 cpuid控制寄存器的值寫入 mutex寄存器的 OWNER字段來鎖定互斥體。 ?系統(tǒng)復位后， reset寄存器的 RESET位為高電平。 ? SOPC Builder提供了支持多處理器的外設互斥核和郵箱內核。它確定了在一次 DMA傳輸中可傳輸的最大數據量。 109 DMA內核 ? DMA內核綜述 – DMA控制器將數據從源地址空間傳輸到目的地址空間。 Waveforms： 波形顯示 105 SPI內核 ? 軟件編程 Altera提供一個訪問 SPI的函數alt_avalon_spi_mand(),該函數為配置生成主控制器的 SPI內核提供通用訪問。 ? 當配置為主控制器時， SPI內核可控制多達 16個獨立的 SPI從控制器。 JTAG UART內核包含 2個 32位寄存器（數據和控制），它們可通過 Avalon從控制器端口進行存取。 數據位設置 ? 數據位：該設置確定發(fā)送寄存器，接收寄存器和數據包結束符寄存器的寬度； ? 停止位：該設置確定內核在每個字符后發(fā)送 1個還是 2個停止位。 ? 發(fā)送邏輯根據 RS232規(guī)范在串行 TXD數據流中自動插入數量正確的起始位，校驗位和停止位。 ? 大部分 Altera FPGA系列上的 I/O引腳不遵循 RS232電壓電平規(guī)范，如果通過 RS232連接器的信號直接與 FPGA相連，可能會損害器件。 ? 禁能： resetrequest信號不存在。 Readable snapshot： ? 使能：主控制器可讀當前向下計數器的值。如果不用軟件更改的話，那么定時器將按照這個周期產生 timeout事件。 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 1 control RW * STOP START CONT ITO 定時器內核 定時器寄存器描述 72 ? periodh寄存器： 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 2 periodl RW 超時周期－ 1（位 15..0） 3 periodh RW 超時周期－ 1（位 31..16） ? 存儲超時周期的計數值。對 RUN的寫操作無效。 – 處理器可通過寫數據到 periodl和 periodh寄存器來設定定時器周期。 – 每個 FPGA設計只能添加一個 EPCS控制器。 – 管理 FPGA配置數據： EPCS可存儲 FPGA的配置數據，并在上電時自動完成對 FPGA的配置。 55 ? 軟件編程 Avalon主控制器可以直接讀 Flash芯片。 大小設置使 SOPC Builder為Flash器件分配正確的地址空間。驅動程序提供了遵循 CFI接口規(guī)范的 Flash存儲器的通用訪問函數。 43 SDRAM控制器內核 寫恢復時間 (t_wr,無自動預充電 ) ?允許值： ?默認值： 14ns ? 描述：如果執(zhí)行了明確的預充電命令，寫恢復。 37 SDRAM控制器內核 每隔一段時間執(zhí)行一個刷新命令 ?允許值： ?默認值： ? 描述：該值指定 SDRAM控制器多久刷新一次 SDRAM。 – 為了使帶寬最大化，只要緊接的讀或寫操作在相同行和區(qū)內連續(xù)，SDRAM控制器就自動保留三態(tài)橋的控制。 29 SDRAM控制器內核 地址寬度設計－列 ? 允許值： =8，且小于行的值 ? 默認值： 8 ? 描述： 列地址位的數目。具體數值請查閱 SDRAM數據手冊。利用片內 PLL來調整 SDRAM控制器內核與 SDRAM芯片之間的時鐘相位差。設備驅動程序使用該文件中的宏定義訪問硬件 。 并行輸入 /輸出內核 13 并行輸入 /輸出內核 雙擊 ? － PIO 內 核 配 置 選 項 14 并行輸入 /輸出內核 ? － PIO 內 核 配 置 選 項 Basic Settings 選項卡 I/O口寬度 ：可設置為1～ 32的任何整數值。 ? 復位后，中斷屏蔽寄存器所有位為 0，禁止所有 PIO口的中斷。 并行輸入 /輸出內核 9 ? PIO內核寄存器描述 – 方向寄存器： ? 只有 PIO工作模式配置為“ Bidirectional ports”時，方向寄存器才存在。 ② 寫任意值到邊沿捕獲寄存器將清除所有位為 0。 I/O口可以配置為輸入 、 輸出和三態(tài) ， 還可以用來檢測電平事件和邊沿事件 。李貞妮 二 ○一三年五月