【正文】 ....................... 16 硬件電路連接的說(shuō)明 ................................................. 17 第三章 軟件設(shè)計(jì) ............................................................. 18 軟件原理框圖 ......................................................... 18 基于ＦＰＧＡ溫度監(jiān)測(cè)系統(tǒng)的設(shè)計(jì) 2 基于 Quartus 軟件仿真波形 .................................. 18 基于硬件基礎(chǔ)上的軟件電路 ................................. 19 二分頻電路 ................................................................. 19 鍵盤(pán)電路 ...................................................................... 20 彈跳消除電路 .............................................................. 21 第四章 系統(tǒng)調(diào)試 ............................................................. 23 第五章 課程總結(jié) ............................................................. 24 第六章 參考文獻(xiàn) ............................................................. 25 基于ＦＰＧＡ溫度監(jiān)測(cè)系統(tǒng)的設(shè)計(jì) 3 前言 電子設(shè)計(jì)自動(dòng)化（ EDA）是近幾年發(fā)展起來(lái)的計(jì)算機(jī)軟件、硬件和微電子技術(shù)交叉形成 的現(xiàn)代電子設(shè)計(jì)技術(shù)，其含義已經(jīng)不局限在當(dāng)初的類(lèi)似 Protel 電路版圖設(shè)計(jì)自動(dòng)化的概念，目前 EDA 技術(shù)更多的是指芯片內(nèi)的電路設(shè)計(jì)自動(dòng)化。該實(shí)驗(yàn)采用由總到分再到總的實(shí)驗(yàn)?zāi)Ｊ?，在總體思路下各硬件電路的實(shí)現(xiàn)以及軟件電路的輔助之后再總的合并，即完成 該課程設(shè)計(jì)。目前 Altera已經(jīng)停止了對(duì) Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類(lèi)型的豐富和圖形界面的改變。在大多數(shù)的 FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。輸入電容通?？梢越档?LDO輸入端的電感和噪聲。 ADI 公司的 DCDC 穩(wěn)壓器提供可調(diào)軟啟動(dòng)，緩升時(shí)間可以通過(guò)外部電容進(jìn)行控制。當(dāng) VCCINT 在 至 ，某些 FPGA系列會(huì)產(chǎn)生上電涌入電流。在傳統(tǒng)電源結(jié)構(gòu)中， AC/DC 或 DC/DC 轉(zhuǎn)換器位于一個(gè)地方，并提供多 個(gè)輸出電壓，在整個(gè)系統(tǒng)內(nèi)分配。如圖 11所示（注：圖 11只是一個(gè)示意圖，實(shí)際上每一個(gè)系列的 FPGA 都有其相應(yīng)的內(nèi)部結(jié)構(gòu)）， FPGA 芯片主 要由 7部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專(zhuān)用硬件模塊。用戶(hù)可以根據(jù)不同的配置模式，采用不同的編程方式。（ 16 列 2 行） 注：為了表示的方便 ，后文皆以 1 表示高電平， 0 表示低電平。第 5腳： RW為讀寫(xiě)信號(hào)線，高電平 (1)時(shí)進(jìn)行讀操作，低電平 (0)時(shí)進(jìn)行寫(xiě)操作。封裝后的 DS18B20可用于電纜溝測(cè)溫，高爐水循環(huán)測(cè)溫，鍋爐測(cè)溫，機(jī)房測(cè)溫，農(nóng)業(yè)大棚測(cè)溫，潔凈室測(cè)溫，彈藥 圖 DS18B20 庫(kù)測(cè)溫等各種非極限溫度場(chǎng)合。應(yīng)用范圍：該產(chǎn)品適用于冷凍庫(kù)，糧倉(cāng)，儲(chǔ)罐，電訊機(jī)房，電力機(jī)房，電纜線槽等測(cè)溫和控制領(lǐng)域 ；軸瓦，缸體，紡機(jī)，空調(diào)，等狹小空間工業(yè)設(shè)備測(cè)溫和控制；汽車(chē)空調(diào)、冰箱、冷柜、以及中低溫干燥箱等；供熱 /制冷管道熱量計(jì)量，中央空調(diào)分戶(hù)熱能計(jì)量和工業(yè)領(lǐng)域測(cè)溫和控制 。 C 溫度傳感器可編程的分辨率為 9~12位 溫度轉(zhuǎn)換為 12位數(shù)字格式最大值為 750毫秒 用戶(hù)可定義的非易失性溫度報(bào)警設(shè)置 應(yīng)用范圍包括恒溫控制，工業(yè)系統(tǒng)，消費(fèi)電子產(chǎn)品溫度計(jì)，或任何熱敏感系統(tǒng) 描述該 DS18B20的數(shù)字溫度計(jì)提 供 9至 12位（可編程設(shè)備溫度讀數(shù)。因?yàn)橐痪€通 信接口，必須在先完成 ROM設(shè)定，否則記憶和控制功能將無(wú)法使用。在片上還載有配置字節(jié)以理想的解決溫度數(shù)字轉(zhuǎn)換。 溫范圍－ 55℃～+125℃，在 10～ +85℃時(shí)精度為177。圖中低溫度系數(shù)晶振的振蕩頻率受溫度影響很小，用于產(chǎn)生固定頻率的脈沖信號(hào)送給計(jì)數(shù)器 1。 3 VDD 可選擇的 VDD 引腳。 發(fā)光二極管的反向擊穿電壓約 5 伏。發(fā)光二極管的核心部分是由 P 型半導(dǎo)體和 N 型半導(dǎo)體組成的晶片，在 P 型半導(dǎo)體和 N 型半導(dǎo)體之間有一個(gè)過(guò)渡層，稱(chēng)為 PN結(jié)。 適用性：體積很小，每個(gè)單元 LED小片是 35mm 的正方形，所以可以制備成各種形狀的器件，并且適合于易變的環(huán)境 。 按鍵 按鍵實(shí)物圖如下圖 所示 圖 按鍵鍵盤(pán)實(shí)物圖 基于ＦＰＧＡ溫度監(jiān)測(cè)系統(tǒng)的設(shè)計(jì) 16 由四個(gè)按鍵組成的鍵盤(pán)實(shí)現(xiàn)四 種不同的功能：按鍵 1 按下實(shí)現(xiàn)鍵盤(pán) keyset功能；按鍵 2 按下實(shí)現(xiàn)加法 adder 功能；按鍵 3 按下實(shí)現(xiàn)進(jìn)入 enter 功能；按鍵4 按下實(shí)現(xiàn)復(fù)位 rst 功能。 use 。event and clk20m=39。 then if temp7999 then temp=temp+1。 USE 。 then keyout=00。 按鍵 2 的參考程序如下： LIBRARY IEEE。 begin if rising_edge(hi) then if mode=01 then if high=10011001 then high:=00000000。 end if。 end behav。 ARCHITECTURE ART OF DEBOUNCING IS SIGNAL DD1,DD0,0,D_OUT,D_OUT1:STD_LOGIC。139。 THEN D0 = NOT Q1。 D_OUT = NOT (D1 AND NOT D0)。其次通過(guò)查找資料，了解掌握 FPGA 芯片的功能與作用以及了解了 DS18B20 溫度傳感器、 1602液晶，發(fā)光二極管，按鍵等的功能與引腳定義。 本次試驗(yàn)讓我們提高了合作意識(shí)，鍛煉了動(dòng)手操作能力，培養(yǎng)了對(duì)待問(wèn)題的探究心態(tài)，遇到問(wèn)題上網(wǎng)搜索或向老師請(qǐng)教意識(shí)。 end temperature。 begin clk20m=clk10m。 wd10:=wd10+1。 if wd9 then wd:=wd10。 end if。 when 0011=wd0:=2。 when 1011=wd0:=7。temper1=conv_std_logic_vector(wd1,4)。 clk1m=not clk1m。 reset=39。139。 end if。 when s4 = reset=39。 elsif (flag = 1 ) then flag:=2。wireout=39。wireout=39。 elsif (flag = 9 ) then flag:=10。 elsif (flag = 12 ) then flag:=13。 elsif (flag = 15 ) then flag:=16。 elsif (flag = 21 ) then flag:=22。wireout=39。wireout=39。 elsif (flag = 29 ) then flag:=30。 elsif (flag = 31 ) then flag:=32。 elsif (flag = 33 ) then flag:=34。wireout=39。139。 wireout=39。 state=read0。039。j:=5。 elsif (flag = 47 ) then flag:=48。 wireout=39。 state=read0。039。j:=13。 elsif (flag = 55 ) then flag:=60。 寫(xiě)狀態(tài)機(jī) when w0 = wireout=39。 state=w1。 if (i = 80) then reset=39。039。039。 end process。 按ＬＥＤ控制： LIBRARY IEEE。139。 end if。 else ledl=39。 use 。 lcd data rw_out,cont : out std_logic。 reset : in std_logic。 architecture structural of lcdcont is signal high10,high1,low10,low1:std_logic_vector(3 downto 0)。 datahigh,datalow:in std_logic_vector(7 downto 0)。 end behav。139。039。 d0,d1,d2:in std_logic_vector(3 downto 0)。 elsif rising_edge(clk1m) then 基于ＦＰＧＡ溫度監(jiān)測(cè)系統(tǒng)的設(shè)計(jì) 29 i=i+1。 end if。 end if。 讀狀態(tài)機(jī) when read0= state = read1。 when w3 = wireout=39。 if (i = 80) then wireout=39。039。 state=read0。wireout=39。 elsif (flag = 51 ) then flag:=52。j:=9。039。 state=read0。 wireout=39。 elsif (flag = 43 ) then flag:=44。j:=1。 end if。 end if。 elsif (flag = 34 ) then flag:=35。 elsif (flag = 32 ) then flag:=33。 基于ＦＰＧＡ溫度監(jiān)測(cè)系統(tǒng)的設(shè)計(jì) 28 elsif (flag = 30 ) then flag:=31。wireout=39。 elsif (flag = 25 ) then flag:=26。wireout=39。wireout=39。 elsif (flag = 14 ) then flag:=15。wireout=39。wireout=39。 elsif (flag = 5 ) then flag:=6。wireout=39。 state=s5。 else if(wireout=39。039。039。 process(clk1M) variable j : integer range 0 to 15。event and clk20m=39。 when 1111=wd0:=9。 when 0111=wd0:=4。 wd1:=wd。 wd10:=wd10+1。 end if。 wd1:=0。 signal temp1:integer range 0 to 10。 use 。在焊接電 路板的過(guò)程中，由于不清楚各硬件管腳功能而連接錯(cuò)誤，特別 是后面那么多的布線 這一塊， 因?yàn)槌鲥e(cuò)導(dǎo)致 一直不能正常實(shí)現(xiàn)功能，在跳線時(shí)出現(xiàn)短路等。