【正文】 量的門(mén)電路、觸發(fā)器等，如果每次實(shí)驗(yàn)課程都大量購(gòu)置邏輯集成芯片，將會(huì)使得大量芯片（尤其是有的邏輯芯片）被閑置，增加經(jīng)費(fèi)開(kāi)支。 Verilog HDL 在 EDA中的應(yīng)用 如今，幾乎所有 EDA 開(kāi)發(fā)環(huán)境都支持 Verilog HDL語(yǔ)言。當(dāng)某一字段的陰極為高電平時(shí)，相應(yīng)字段就不亮。顏色有紅，綠，藍(lán)，黃等幾種。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。當(dāng)然 ,完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。完整的標(biāo)準(zhǔn)在 Verilog 硬描述語(yǔ)言參考手冊(cè)中有詳細(xì)描述。利用 Verilog 語(yǔ)言在 QuartusII 開(kāi)發(fā)平臺(tái)上完成程序設(shè)計(jì)。 圖 分頻模塊 1 端口 說(shuō)明 clk： 輸入 50M 時(shí)鐘； rst： 復(fù)位信號(hào)； clk_1k：分頻后 輸出的時(shí)鐘 clk_1m：分頻后 輸出的時(shí)鐘。 本次顯示 采用的動(dòng)態(tài)顯示。 該模塊用 Verilog HDL 語(yǔ)言描述，見(jiàn)附錄 B。 程序的下載調(diào)試 選擇下載 FPGA 芯片為 EP2C5T144C8，在菜單中選擇 Pins 項(xiàng)設(shè)定引腳，在彈出的窗口中設(shè)置好各個(gè)輸入輸出端與硬件相對(duì)應(yīng)的引腳，如圖 ， 并編譯通過(guò)。 問(wèn)題 ： 下載完程序后 ，數(shù)碼管 的 段碼管 連接倒序 ， 致使顯示不正常 。通過(guò)本次比較完整的FPGA 數(shù)字溫度計(jì)設(shè)計(jì)，我能將理論與實(shí)踐很好的結(jié)合在一起，既鍛煉了我的能力又豐富了我的經(jīng)驗(yàn)，同時(shí)也提高了我的專業(yè)水平。 首先我要感謝的是父母，沒(méi)有他們做我堅(jiān)強(qiáng)的后盾，也許就沒(méi)有今天的我，他們給了我生命同時(shí)也為我創(chuàng)造了良好的生活學(xué)習(xí)環(huán)境，他們努力把我培養(yǎng)成一個(gè)有知識(shí)有理想的人，在我迷茫的時(shí)候他們指引我前進(jìn)，在我驕傲的時(shí)候他們教會(huì)我謙虛，在我失敗的時(shí)候他們鼓勵(lì)我堅(jiān)持下去。山東 科技大學(xué)學(xué)士 學(xué)位 論文 附錄 37 附錄 附錄 A系統(tǒng)總體電路圖 附錄 B 系統(tǒng) 總程序 DS18B20 驅(qū)動(dòng)： module ds18b20( input clk, //50M input rst, //復(fù)位 output [7:0] seg, //數(shù)碼管 output [1:0] en, //數(shù)碼管使能 inout dq //ds18b20 數(shù)據(jù)線 )。 reg[7:0] data_w。 assign dq_in = dq。b0_0100_0000, // 讀入第一個(gè)字節(jié) READ2 = 939。 state = RESET1。 state = WRITE_CC1。 end else if(t 39。 t_bit = 0。d60) begin 山東 科技大學(xué)學(xué)士 學(xué)位 論文 附錄 41 dq_out = data_w[t_bit]。 if(t 39。 end else begin t = 0。 end end WRITE_CC1: begin //寫(xiě)入跳過(guò) rom 命令 t = t + 1。 dq_out = 0。 bin2bcd uu1( .data(disp_dat), //二進(jìn)制轉(zhuǎn) bcd 碼，從傳感器讀入的數(shù)據(jù)是二進(jìn)制的，轉(zhuǎn)換為 bcd 后才能顯示 .bcd_out(bcd) 山東 科技大學(xué)學(xué)士 學(xué)位 論文 附錄 39 )。b0_0000_0100, // 第一次寫(xiě)入跳過(guò) rom 命令 WRITE_44 = 939。 wire dq_in。 //16 位溫度數(shù)據(jù) wire[15:0] disp_dat。同時(shí)也要感謝電氣自動(dòng)化學(xué)院的所有老師，是他們認(rèn)真負(fù)責(zé)的教學(xué)，我才能掌握運(yùn)用專業(yè)知識(shí)，才能順利完成畢業(yè)論文。 [4] 黃智偉等 . FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐 [M]. 北京：電子工業(yè)出版社， 2020. [5] 蔡明生 . 電子設(shè)計(jì) [M]. 北京：高等教育出版社， 2020. [6] 周夢(mèng)然 . CPLD/FPGA 的開(kāi)發(fā)與應(yīng)用 [M]. 北京：中國(guó)礦業(yè)大學(xué)出版社，2020. [7] 劉小俊 . 基于 FPGA 技術(shù)的 IP 核設(shè)計(jì) [J]. 武漢理工大學(xué)學(xué)報(bào)， 2020， 5：43–47. [8] 馮維川 . 基于 FPGA 的多功能空調(diào)控制器設(shè)計(jì) [J]. 電子技術(shù)， 2020， 36（ 11）： 6769. [9] 孟慶輝 .EDA 技術(shù)實(shí)用教程 [M]. 北京：國(guó)防工業(yè)出版社， 2020： 101–169． [10] Song Nie,Yangchun Cheng,Yuan Dai. Characteristic Analysis of DS18B20 Temperature Sensor in the Highvoltage Transmission Lines‘ Dynamic Capacity Increase[J]. Energy and Power Engineering, 2020, 5: 557–560. [11] Shangli Xiao, Weisheng Xu, and Youling Yu. A Simulative Building Fire Spread Tracking System Based on FPGA and 1Wire Bus Sensor Network[J]. Journal of Physics, 2020,4: 120–124. 山東 科技大學(xué)學(xué)士 學(xué)位 論文 致謝 36 致 謝 時(shí)光轉(zhuǎn)瞬即逝，大學(xué)生涯已經(jīng)接近尾聲。 山東 科技大學(xué)學(xué)士 學(xué)位 論文 結(jié)束語(yǔ) 34 7結(jié)束語(yǔ) 基于 FPGA 的數(shù)字溫度計(jì)這個(gè)課題很好的解決了用傳統(tǒng)溫度計(jì)出現(xiàn)的采集不準(zhǔn)確、反應(yīng)慢 、 造價(jià)高 等問(wèn)題，所以它具有現(xiàn)實(shí)研究意義。 山東 科技大學(xué)學(xué)士 學(xué)位 論文 整體編譯結(jié)果與分析 32 山東 科技大學(xué)學(xué)士 學(xué)位 論文 設(shè)計(jì)中遇到的問(wèn)題 33 6 設(shè)計(jì)中遇到的問(wèn)題 問(wèn)題： 下載時(shí)出現(xiàn)錯(cuò)誤，由于器件選擇與試驗(yàn)箱不符，導(dǎo)致下載失敗。 整體編譯 使用 Quartus II 進(jìn)行課題驗(yàn)證時(shí)，首先要?jiǎng)?chuàng)建工程和編輯設(shè)計(jì)文件，做好編譯前設(shè)計(jì)，最后再進(jìn)行全程編譯。 從數(shù)制轉(zhuǎn)換模塊輸出的 BCD 碼轉(zhuǎn)換成十進(jìn)制數(shù)接入到顯示模塊中，將其譯碼為七段值，輸出到共陽(yáng)數(shù)碼管上顯示，模塊如圖 所示。 數(shù)制轉(zhuǎn)換模塊 利用數(shù)制轉(zhuǎn)換模塊將輸入的 16 位二進(jìn)制的溫度數(shù)據(jù)轉(zhuǎn)換為 BCD 碼，如圖 所示。該通信協(xié)議定義了多種信號(hào)時(shí)序 :初始化時(shí)序、 寫(xiě)時(shí)序、 讀時(shí)序。不過(guò)， Verilog 與 C 語(yǔ)言還是存在許 多差別。在一次努力增加語(yǔ)言普及性的活動(dòng)中， Verilog HDL 語(yǔ)言于 1990 年被推向公眾領(lǐng)域。 Verilog HDL 語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。 山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的硬件設(shè)計(jì) 23 圖 LED 數(shù)碼管 圖 這是一個(gè) 7 段帶小數(shù)點(diǎn) 的 數(shù)碼管 ， 每一筆劃都是對(duì)應(yīng)一個(gè)字母表示 ， DP 是小數(shù)點(diǎn) 。 LED 數(shù)碼管是由多個(gè)發(fā)光二極管封裝在一起組成 ―8‖字型的器件，引線已 在內(nèi)部連接完成，只需引出它們的各個(gè)筆劃，公共電極。 圖 Verilog HDL 工程設(shè)計(jì)流程 數(shù)碼管 顯示模塊 本次課題測(cè)得的 數(shù)據(jù)需要用數(shù)碼管顯示出來(lái)， 數(shù)碼管 有動(dòng)態(tài)靜態(tài)之分，靜態(tài)驅(qū)動(dòng)的優(yōu)點(diǎn)是編程簡(jiǎn)單，顯示亮度高，缺點(diǎn)是占用 I/O 端口多，實(shí)際應(yīng)用時(shí)必須增加譯碼驅(qū)動(dòng)器進(jìn)行驅(qū)動(dòng)，增加了硬件電路的復(fù)雜性 ， 因此我們山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的硬件設(shè)計(jì) 22 選擇的是 8 段 共陽(yáng)動(dòng)態(tài)數(shù)碼管來(lái)顯示此次 測(cè)量 的數(shù)據(jù) 。使用軟件設(shè)計(jì)的方法設(shè)計(jì)硬件部分是 EDA 技術(shù)的一大特色，換句話說(shuō)，利用 HDL 語(yǔ)言和 EDA 軟件的組合就可以實(shí)現(xiàn)硬件功能。 （ 2） PLD 在 ASIC 設(shè)計(jì)中的應(yīng)用 ASIC 是可編程邏輯器件發(fā)展的基礎(chǔ)，以前采用的是全定制和半定制電路的方法設(shè)計(jì) ASIC。 采用反熔絲編程的 FPGA 具有抗輻射、集成度高、功耗低等特點(diǎn)，由于反熔絲開(kāi)關(guān)是一種一次性編程器件，所以此器件也屬于一次性可編程FPGA，由于該器件修改和系統(tǒng)升級(jí)比較困難，因此，這種器件適合于設(shè)計(jì)定型后的批量生產(chǎn) [8]。圖 為乘積項(xiàng)陣列型 CPLD 的基本結(jié)構(gòu)。 CPLD 屬于確定型結(jié)構(gòu)，其內(nèi)部的互聯(lián)資源由長(zhǎng)度固定的連線組成 。然而，由于自身的局限性，設(shè)計(jì)功能較復(fù)雜的用戶不適合使用此器件。 PLA 結(jié)構(gòu)示意圖如 所示。如今， PLD 在經(jīng)歷了幾個(gè)階段后終 于發(fā)展成了 FPGA 和 CPLD。 數(shù)據(jù)輸出 控制器從 DS18B20 接收的 16 位溫度值為 12 位，精度為 ， DS18B20 用 12 位存貯溫值度。每?jī)纱螌?xiě)數(shù)據(jù)之間時(shí)隙要大于 1us。 減法計(jì)數(shù)器 1 對(duì)低溫度系數(shù)振蕩器產(chǎn)生的脈沖信號(hào)進(jìn)行減法計(jì)數(shù)，如果這個(gè)計(jì)數(shù)器 1 的預(yù)置數(shù)為 0，那么溫度寄存器的值將會(huì)在此基礎(chǔ)上加 1，同時(shí)減法計(jì)數(shù)器 1 重新裝 入預(yù)置數(shù)，并對(duì)低溫度系數(shù)振蕩器產(chǎn)生的脈沖信山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的硬件設(shè)計(jì) 12 號(hào)進(jìn)行計(jì)數(shù)， 當(dāng) 減法計(jì)數(shù)器 2 計(jì)數(shù)變到 0 后，溫度寄存器的值便停止累加，在這種情況下，所測(cè)溫度值與溫度寄存器中的數(shù)值一致。 DS18B20 主要由七部分組成：高速暫存器、 8 位 CRC 發(fā)生器、 64 位光刻 ROM、寄生電源、溫度傳感器、高溫觸發(fā)器 TH 和低溫觸發(fā)器 TL。 Quartus 平臺(tái)與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開(kāi)發(fā)工具相兼容。最重要的是 Quartus II 還特別容易學(xué)習(xí)與操作，所以，深受開(kāi)發(fā)者的歡迎。 Quartus II 介紹 Max+ plus II 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。在 4V到 30V 電壓之間，此器件相當(dāng)于一個(gè)高阻抗的恒流源。 方案一：此方案是基于單片機(jī)設(shè)計(jì)數(shù)字溫度計(jì)，使用的是 AT89C51 單片機(jī)處理各個(gè)單元電路的工作。 論文結(jié)構(gòu)安排 本論文各部分內(nèi)容如下： 第一部分對(duì)課題的背景及意義進(jìn)行研究，了解課題相關(guān)技術(shù)的發(fā)展，最后概述了該課題的主要內(nèi)容和研究方法。 EDA 技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件的方式山東 科技大學(xué)學(xué)士 學(xué)位 論文 緒論 3 設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡(jiǎn)，邏輯分割，邏輯映射，編程下載等工作。利用 FPGA 設(shè)計(jì)產(chǎn)品能夠有效避免很多前期的風(fēng)險(xiǎn)投資，并且在軟件階段就可以準(zhǔn)確評(píng)估出設(shè)計(jì)的正確性，從而極大的提高產(chǎn)品開(kāi)發(fā)效率。本課題 旨在 分析和設(shè)計(jì)數(shù)字化溫度 測(cè)控系統(tǒng)。溫度 傳感器 的應(yīng)用涉及機(jī)械制造 、 工業(yè)過(guò)程控制 、 汽車電子產(chǎn)品 、 消費(fèi)電子產(chǎn)品 和 專用設(shè)備等各個(gè)領(lǐng)域 。 摘要 本論文介紹了一個(gè)基于 FPGA 的數(shù)字溫度計(jì)電路的設(shè)計(jì)與實(shí)現(xiàn)。 傳統(tǒng)的 常用 溫度傳感器有 熱電偶 、電阻溫度計(jì) RTD 和 NTC 熱敏電阻等。本系統(tǒng) 采用 FPGA 實(shí)現(xiàn)一個(gè) 數(shù)字溫度計(jì) ， 采用 Verilog HDL 作為開(kāi)發(fā) 語(yǔ)言 ，實(shí)現(xiàn)對(duì)溫度的測(cè)量。 綜上所述， FPGA 是原型設(shè)計(jì)最理想的載體。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)新技術(shù) [2]。 第二部分通過(guò)與單片機(jī)設(shè)計(jì)方案進(jìn)行比較，得到用 FPGA 設(shè)計(jì)本課題更加合理的結(jié)論，再將 AD590 與 DS18B20 溫度傳感器進(jìn)行簡(jiǎn)單比較后，得出用