【正文】 y ieee。 “ 1”表示開） begin //a1,a2,a3,door 均與發(fā)光二極管相連 process(clk) variable up1,down1,ting1,ceng1:std_logic_vector(3 downto 1)。 if down3=’0’then down1(3):=’1’。 if k3=’0’then ting1(3):=’1’。 else door=’0’。 mo:=’1’ end if。 elsif down1(2)=‘ 1’ or up1(1)=‘ 1’ or ting1(1)=‘ 1’ then mo:=’1’。 end if。 elsif up1(1)=’1’or ting1(1)=’1’then state:=c2。 t2:=0。 end if。 end veryhard_arc。 end seg。 end seg_arc。 q:out std_logic_vector(0 to 15))。 when “0111”=q=”1111111111111111”。 else case seel is when “0011”=q=”0000000000110000”。 when “1011”=q=”0000000000011000”。 end dian_arc。 總結(jié) 25 VHDL 語言既具有高級編程語言的優(yōu)點，又有并行執(zhí)行的特性，使設(shè)計者脫離了底層電路，而在更高的層次上考慮電路的各種時序和邏輯關(guān)系。在仿真的時候會出現(xiàn)比較 多的問題，如果能夠耐心的解決將會獲益良多。它必將成為數(shù)字系統(tǒng)設(shè) 計中的一種重要工具。 (4)要仔細研究仿真時所獲得的波形圖，確定所做的設(shè)計穩(wěn)定又實用。 (1)在進行設(shè)計時，最主要的是先設(shè)計理清時序。 urr 為“ 000A”， lamp 變?yōu)椤?11”、電梯轉(zhuǎn)為上升狀態(tài)。 end if。 when “0111”=q=”1111111111111111”。 when “1011”=q=”0001100000000000”。 if mode=’0’then case seel is when “0011”=q=”0000110000000000”。 use 。 when others=null。 use 。 a2=ting(2)。 end if。 end if。 If ting1(3)=’1’or down1(3)=’1’then state:=kai。 down1(2):=’0’。 ting1(2):=’0’。 elsif up1(2)=’1’or ting1(2)=’1’then state:=c2。 mo:=’0’。 if k1=’0’then ting1(1):=’1’。 begin if clk’event and clk=’1’then if up1=’0’then up1(1):=’1’。 a1,a2,a3:out std_logic。 總體框圖如下圖所示： 15 模塊、模塊功能及相應(yīng)程序 16 模塊 VERYHARDD 見圖 3。狀態(tài)信號 ladd 為“ 01”；上升狀態(tài)時信號 ladd為“ 11”；下降狀態(tài)時狀態(tài)信號為“ 10”。如果有多個請求則 urr 響應(yīng)的位都置位。 狀態(tài)顯示器 主控制器 分控制器 譯碼器 樓層顯示器 樓層顯示器 13 圖 1 電梯控制器原理框圖 主控制器系統(tǒng)由 VHDL 語言實現(xiàn)，其輸入輸出端口定義如下： library ieee use ieee entity ladder 3 is porl(clk,switch,close,delay:std_logic； //時鐘、開關(guān)、提前開門、延時關(guān)門 dir: in std_logic_vector(2 down to 0)。 （ 6）電梯運行規(guī)則：當(dāng)電梯處于上升模式時，只響應(yīng)比電梯所在位置高的上樓請求信號，有下而上逐個執(zhí)行，直到最后一個上樓請求執(zhí)行完畢，如更高層有下樓請求，則直接升到有下樓請求的最高樓接客，然后便進入下降模式。設(shè)計者根據(jù)系統(tǒng)的各項指標和功能建立系統(tǒng)模型，以框圖或語言的形式給出算法描述后，軟件工具自動進行系統(tǒng)功能仿真，并優(yōu)化指標。)技術(shù)和集成電路(IC)工藝，在電子技術(shù)中的廣泛應(yīng)用，當(dāng)今所有的電子工程技術(shù)都在向著高速度、大容量、小型化、模塊化的方向發(fā)展，力求以最少量的元器件、最小的體積重量來完成更強 、更多的功能，并盡可能地縮短產(chǎn)品從概念提出、系統(tǒng)設(shè)計到投人使用的時間，這樣才會有市場競爭力 .由于電子技術(shù)逐漸深人到工業(yè)農(nóng)業(yè)、國防軍事、家庭生活等各個領(lǐng)域，要求各種工程技術(shù)人員都能熟悉微電子技術(shù)和半導(dǎo)體工藝是不可能的 。 EDA概況 EDA(Electronic Design Automatic)技術(shù)是在電子 CAD (Computer Aided Design)技術(shù)基礎(chǔ)上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的 自 動 設(shè)計 。 ，也支持異步電路 。支持硬件設(shè)計的層次設(shè)計方法，支持從抽象的系統(tǒng)規(guī)范到詳細的門級描述，支持以模擬為主的驗證過程。為了增強 VHDL語言的描述能力，方便設(shè)計應(yīng)用， IEEE在廣泛征集各方面意見的基礎(chǔ)上，對 IEEE Std 10761987進行了改進和擴充。 選題背景 電梯作為高層大廈的主要垂直交通工具，電梯系統(tǒng)服務(wù)質(zhì)量和服務(wù)效率的提高對建筑的有效利用和性能發(fā)揮將產(chǎn)生極為重要的影響。 VHDL 不僅可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的設(shè)計工具；可以利用軟件工具將 VHDL 源碼自動地轉(zhuǎn)化為文本方式表達的基本邏輯元件連接圖，即網(wǎng)表文件。在系統(tǒng)一級進行驗證，最后用邏輯綜合優(yōu)化工具生成門級邏輯電路網(wǎng)表，其對應(yīng)的物理實現(xiàn)可以是印刷電路板或?qū)Ｓ眉呻娐贰?1 論文題目 : 基于 FPGA 的數(shù)字系統(tǒng)設(shè)計 —— 三層電梯控制器 摘 要 介紹了基于 VHDL語言設(shè)計的電梯控制器，并進行了電路綜合和仿真。EDA 技術(shù)就是依賴功能強大的計算機，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編輯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局 布線），以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。 VHDL 語言具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設(shè) 計任務(wù)，提高了設(shè)計效率和可靠性。信息化時代的到來，推動了 電梯 的發(fā)展， 電梯 控制器 己成為當(dāng)今世界性的開發(fā)熱點，也是各國綜合國力的具體體現(xiàn)。修訂版與 1993年 4月成為美國國家標準局 (ANSI)標準。它具有豐富的數(shù)據(jù)類型、并發(fā)和順序的語言構(gòu)件，它不受某一特定工藝的束縛，允許設(shè)計者在其使用范圍內(nèi)選擇工藝和方法。既支持同步方式，也支持異步方式 。 利用 EDA工具，可以將電子產(chǎn)品從電路設(shè)計、性能分析到計出集成電路 8 (IC