【正文】 DS18B20 更具有優(yōu)越性，最后介紹本課題最重要的工具 Quartus II。本方案采用的是 AD590 溫度傳感器，首先通過溫度系統(tǒng)采集相關溫度數(shù)據(jù)，然后經(jīng)過 A/D 轉(zhuǎn)換器進行轉(zhuǎn)換，將模擬信號轉(zhuǎn)換成數(shù)字信號，并將轉(zhuǎn)換后的數(shù)字信號直接送給單片機，再由單片機控制顯示。AD590 具有精度高、線性好等特點，另外它還可以承受 4V正向電壓和 20V反向電壓，所以當器件反接時不會被損壞。目前 Altera 已經(jīng)停止了對 Max+ plus II 的更新支持。 Quartus II 對器件的支持 Quartus II 支持 Altera 公司的 MAX 3000A 系列、 MAX 7000 系列、 MAX 9000 系列、 ACEX 1K 系 列、 APEX 20K 系列、 APEX II 系列、 FLEX 6000 系列、 FLEX 10K 系列，支持 MAX7000/MAX3000 等乘積項器件。改進了軟件的 LogicLock 模塊設計功能，增添了 FastFit 編譯選項，推進了網(wǎng)絡編輯性能，而且提升了調(diào)試能力。 64山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 11 位光刻 ROM 是溫度敏感元件，其中包含了 DS18B20 唯一的序列號（唯一的名字）。其中，斜率累加器的作用是修正預置值，只要計數(shù)器一直沒有被關閉，那么就重復以上的過程，直到溫度寄存器與被測溫度值一致 [5]。 讀時序 讀時序時，總線拉低電平大于 1us 后，然后釋放總線準備接收 DS18B20山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 14 傳來的數(shù)據(jù)， DS18B20 將在總線拉低后 15us 之內(nèi)將數(shù)據(jù)傳到總線上，因此，控制器必須在拉低電平然后釋放總線 15us 之內(nèi)采樣總線上的數(shù)據(jù)。最 高位為符號位，正溫度 S=0 如 0550H 為+85 度， 0191H 為 度， FC90H 為 55 度，如圖 所示 。在此發(fā)展過程中， PLD 強大的功能使得它被廣泛應用于生活之中。 圖 PLA 的結(jié)構示意圖 PAL 是在 PLA 的基礎上發(fā)展起來的一個新版本，它們的共同點是都含有“與”陣列。其具體的劃分如圖 所示。邏輯單元的主體是由“與或陣列”組成的，我們可以通過“與或陣列”來實現(xiàn)所需要的功能。 圖 基于乘積項陣列型 CPLD 的基本結(jié)構示意 圖 山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 19 20 世紀 80 年代中期，美國 Xilinx公司創(chuàng)建了高密度可編程器件 FPGA。 可編程邏輯器件的應用 隨著電子技術的迅猛發(fā)展， 目前的 FPGA 和 CPLD 器件在可靠性、集成度、速度以及功能等方面能夠滿足許多場合的要求。如果在設計完成后不能滿足設計要求，那么就必須進行重新設計和驗證，這樣做不僅會使得產(chǎn)品開發(fā)時間變長，還會極大增加產(chǎn)品的開發(fā)費用。整個系統(tǒng)可以集成在一片芯片上，因此，它具有功耗低、可靠性高和體積小等特點。 數(shù)碼管按段數(shù)分 為 七段數(shù)碼管和八段 數(shù) 碼管，八段數(shù)碼管 比 七段數(shù)碼管多一個發(fā)光二極管單元（多一個小數(shù)點顯示）；按能顯示多少個 ―8‖可分為 1 位、 2 位、 4 位等等數(shù)碼管 ； 按發(fā)光二極管單元連接方式分為共陽極數(shù)碼管和共陰極數(shù)碼管。 LED 數(shù)碼管常用段數(shù)一般為 7 段有的另加一個小數(shù)點，還有一種是類似于 3 位 ―+1‖型。 山東 科技大學學士 學位 論文 系統(tǒng)的總體模塊設計 24 4 系統(tǒng)總體模塊設計 傳統(tǒng)的硬件電路設計方法已經(jīng)隨著 Verilog HDL 語言的出現(xiàn)，被其新生的自上而下設計方法所替代，自上而下的設計方法是先將需要設計的內(nèi)容細化，分成各個小模塊，設計完各個小模塊后再對系統(tǒng)硬件進行整體設計。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進行驗證。 Open Verilog International （ OVI）是促進 Verilog 發(fā)展的國際性組織。另外，作為一種與普通計算機編程語言不同的硬件描述語言，它還具有一些獨特的語言要素，例如向量形式的線網(wǎng)和寄存器、過程中的非阻塞賦值等。 從分頻模塊的 clk_1m 輸出 1MHz 到通信模塊的 clk 作為時鐘信號；根據(jù)DS18B20 所遵循的初始化時序、讀時序、寫時序等通信協(xié)議將程序完成；將獲取的 12 位的溫度信號傳送給下一個模塊 [10]。 圖 數(shù)制轉(zhuǎn)換模塊 1 端口 說明 data[15..0]：輸入 16 位數(shù)據(jù) bcd_out[11..0]： 輸出 12 位數(shù)據(jù) 2 原理分析 圖 中， data[15..0]表示 從 DS18B20 獲取的 16 位 數(shù) 據(jù)， 前 4 位 表示溫度的 正負號 ， 后 12 位表示數(shù)據(jù) ， 本次試驗顯示忽略了小數(shù)位和 負 號，只取整數(shù)位，那么只取 data[10:4]這 7 位，便是溫度的整數(shù)值。 圖 顯示 模塊 1 端口說明 山東 科技大學學士 學位 論文 系統(tǒng)的總體模塊設計 29 clk： 輸入 clk_1k 的時鐘信號； rst： 復位信號 data[11..0]：進制轉(zhuǎn)換出的 12 位數(shù)據(jù) seg[7..0]：段選信號； en[1..0]：位選信號。 編譯成功后的界面如圖 所示。 解決：重新選擇正確的器件并全部編譯后再下載。剛開始著手本課題時，就遇到了很多困難，譬如根據(jù)自上而下的設計方法，要將整個設計分模塊設計分為幾個模塊，各個模塊的功能分別是什么，各個模塊用 Verilog HDL 語言怎么描述出來。當我懷著激動忐忑的心情完成這篇論文時，我也蛻變成了一個成熟的青年。 書到用時方恨少，在寫這篇論文的時候我終于體會到了這句話的含義，我的知識水平還非常貧瘠，以后我會多看書多學習，即使畢業(yè)了也不能丟掉學習。 reg[8:0] state。 wire[11:0] bcd。b0_0000_1000, // 寫入溫度轉(zhuǎn)換命令WRITE_CC2 = 939。 disp uu2( .rst(rst), //數(shù)碼管顯示 .clk(clk_1k), .data(bcd), .seg(seg), .en(en) )。 end else if(t 39。 if(t 39。 t_bit = t_bit + 1。d5) begin link = 1。 end else if(t 39。d7) begin state = WRITE_44。 dq_out = 0。 end else begin t = 0。 //若最高位為 1，則溫度為負，取反加 1 always (posedge clk_1m or negedge rst) begin if(~rst) begin t = 0。b0_0010_0000, // 寫入讀命令 READ1 = 939。bz。 reg[2:0] t_bit。 最后，向所有評閱論文的老師表示最誠摯的謝意。同時也要感謝這一路陪伴我的那些人。 雖然已經(jīng)基本完成本次課題，并且通過仿真驗證了實驗結(jié)果，但是本次課題的設計也有不足之處，例如，本次做的 課題數(shù)字溫度計 是 有線的，如果可以做成 無線的， 這樣會有更加廣泛的用途。 解決：因為動態(tài)選擇數(shù)碼管的頻率過快，把分頻器的分頻時間調(diào)到 1KHz即可。 如果工程中的文件有錯誤，錯誤提示將在 processing 欄里顯示，只要雙擊錯誤提示，就可以在對應的 Verilog HDL文件中看到錯誤， 修改至完全正確即可。因此個位和十位都是按照八段譯碼的原則將 0～ 9 之間的數(shù)字顯示出來。 數(shù)制轉(zhuǎn)換模塊 用 Verilog HDL 語言描述，見附錄 B。針對 50MHz 的時鐘頻率進行分頻產(chǎn)生 1MHz 頻率控制信號和 1KHz 頻率 掃描信號， 分頻模塊如圖 所示。 軟件程序設計 根據(jù)系統(tǒng)的設計要求，將程序部分設計分為 4 個模塊，包括分頻模塊、DS18B20 驅(qū)動模塊、數(shù)制轉(zhuǎn)換模塊、顯示模塊，如圖 所示。這一努力最后獲得成功， Verilog 語言于 1995 年成為 IEEE 標準，稱為 IEEE Std1 364－ 1995。但是， Verilog HDL 語言的核心子集非常易于學習和使用，這對大多數(shù)建模應用來說已經(jīng)足夠。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。 共陰和共陽極數(shù)碼管的內(nèi)部電路 ， 它們的發(fā)光原理是一樣的，只是它們的電源極性不同而已。共陽數(shù)碼管在應用時應將公共極 COM 接到+5V，當某一字段發(fā)光二極管的陰極為低電平時，相應字段就點亮。總之，不論被應用在什么領域，使用 EDA 技術都能為人們帶來很多方便 [9]。因此，采用可編程邏輯器件能夠使得開發(fā)成本降低同時能夠縮短 研制時間。 （ 1） PLD 在電子技術領域中的應用 在通信領域中， CPLD 和 FPGA 在集成度、功能和性能上的優(yōu)勢可以滿足通信系統(tǒng)功能更強、體積更小、速度更快和功耗更低等要求。目前，單片 FPGA 的工作速度已經(jīng)大于 500MHz，在結(jié)構上已經(jīng)能夠完成復雜系統(tǒng)所需要的主要功能。 FPGA 的內(nèi)部邏輯單元是由 SRAM組成，通過查找表 FPGA 可以實現(xiàn)任何邏輯函數(shù) [7]。一次可編程器件的代表器件主要有熔絲型 FPGA、 PAL 和 PROM。很明顯，這樣的設計限 制了參與“或”運算的個數(shù)，但是由于輸入和輸出端都加了反相器，工程師想實現(xiàn)邏輯函數(shù)的話，可以選擇執(zhí)行“與”和“或”陣列兩種不同的方案，這種做法還是可以使得 PAL 能夠?qū)崿F(xiàn)很多布爾表達式。 可編程邏輯器件的發(fā)展歷程 工程師們發(fā)明的 PROM 解決了 ROM 很難存儲代碼的問題。 數(shù)據(jù)處理 模塊 數(shù)據(jù)處 理 是在 FPGA 內(nèi)部進行的 。 圖 讀時序 原理圖 電源連接 DS18B20 可使用寄生電源，可以在 I/O 引腳處于高電平時獲取些能量，儲存在電容中供正常使用，但進行精確轉(zhuǎn)換時需要 I/O 引腳保持大電流供電，這樣對 FPGA 芯片引腳造成很大壓力，所以 使用 VDD 引腳接外部電源。 DS18B20 遵循相應的通信協(xié)議從而保證數(shù)據(jù)傳輸?shù)恼_性和完整性。其測得的數(shù)據(jù)與溫度關系如 表 所示。 圖 Quartus II 設計流程山東 科技大學學士 學位 論文 系統(tǒng)的硬件設計 10 3. 系統(tǒng)的硬件設計 系統(tǒng)的 總體結(jié)構設計 本次設計的數(shù)字溫度計主要 3 部分構成 ，溫度采集模塊（ DS18B20） ，數(shù)據(jù)處理模塊（ FPGA） ， 數(shù)碼管顯示 模塊 。支持 IP 核，包含了 LPM/MegaFunction 宏功能模 塊庫，用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。它的版本 不斷升級，從 版本已經(jīng)更新到 版本，本次課題就是使用工具軟件 山東 科技大學學士 學位 論文 總體方案的論證 8 Quartus 。 方案二：采用 DS18B20 溫度傳感器 DS18B20 是 DALLAS 公司生產(chǎn)的單總線器件，它具有線路簡單、體積小等特點，因此多個 DS18B20 可 以并聯(lián)在 2 根或 3 根線上，只需要一根端口線就可以和很多 DS18B20 進行通信。 圖 基于單片機的數(shù)字溫度計系統(tǒng)框圖 方案二：此方案以 FPGA 作為核心控制設備，利用高精度的數(shù)字溫度傳感器 DS18B20 進行溫度采集，將采集到的溫度直接以數(shù)字信號提供給FPGA 控制器，不需要經(jīng)過 A/D 轉(zhuǎn)換，采集到的溫度可以通過數(shù)碼管顯示。 山東 科技大學學士 學位 論文 緒論 4 第四部分為系統(tǒng)軟件設計部分，將整個課題按性質(zhì)分為各個小模塊，用 Verilog HDL 語言進行設計?？梢院敛豢鋸埖恼f，電子技術的應用無處不在，電子技術正在不斷地改變我們的生活，改變著我們的世界。 課題相關技術的發(fā)展 當今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展。這種設計方法的缺點是它并不能完成很復雜的功能，只能進行一些簡單的運算和控制，并且設計的控制器性能也很一般?，F(xiàn)代 集成溫度傳感器通常包含這些功能，并以其低廉的價格迅速 占據(jù)了市場。再將采集的二進制數(shù)轉(zhuǎn)換為 BCD