【正文】 頻率顯示默認(rèn)單位為Hz。其中波形發(fā)生模塊是由將三種波采樣得到的數(shù)據(jù)生成mif文件，然后定制的rom。三、發(fā)展趨勢目前市場上已有的信號發(fā)生器有很多種，其電路形式有采用運放及分立元件構(gòu)成；也有采用單片集成的函數(shù)發(fā)生器；以及以單片機和FPGA為核心，輔以必要的模擬電路構(gòu)成的DDFS數(shù)字信號發(fā)生器。由于三組調(diào)制信號有嚴(yán)格的同步和低的相位噪聲，使這種序列信號既穩(wěn)定又相位噪聲極低，序列內(nèi)可插入觸發(fā)、波形循環(huán)、斷點而不會失去同步，從而擴展成為復(fù)雜波形產(chǎn)生設(shè)備。而純單片機的方法雖便于控制但又難以達(dá)到較高的要求。第五階段 （17—18周）：撰寫論文，準(zhǔn)備答辯。通過已有的課本學(xué)習(xí)VHDL語言的知識，并且能夠?qū)懸恍┬〕绦虿崿F(xiàn)功能仿真。了解TCL5602的硬件結(jié)構(gòu)及其驅(qū)動方式，編寫TCL5620的驅(qū)動程序，使其能產(chǎn)生方波、三角波、正弦波等多種波形。采用具有良好性能的專用集成芯片能達(dá)到目的要求，但采用該方法所需的外圍電路模塊多且較為復(fù)雜，不利于控制和問題的檢查。閆老師平易近人、和藹可親，他嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和實事求是的科研作風(fēng)深深的教育和感染了我，使我在學(xué)業(yè)和思想等方面都受益匪淺，在此對閆老師表示最衷心的感謝！再次要感謝本組兄弟姐妹們在生活和學(xué)習(xí)上給我的熱情幫助。對外部信號的引入有了更深一層的認(rèn)識。 41結(jié)論結(jié)論這次設(shè)計的要求是設(shè)計一個基于TLC5620的FPGA波形發(fā)生器。不過這只是對應(yīng)著10個檔位，不是真正的幅值。從左到右分別表示的為千位、百位、十位、個位、十分位、百分位 。當(dāng)rs、rw為低電平時，向LCD1602中輸入指令，如圖可見，data為30c、06,、084，這五個命令是LCD1602的初始化指令。所以現(xiàn)在輸出的波形應(yīng)為幅值檔次為得到最終設(shè)計成果。TLC5620轉(zhuǎn)化時接收的是十一位串行數(shù)據(jù)，兩位DAC選擇位和一位范圍位，控制著輸出接口的選擇和參考電壓的選擇，其它八位為波形發(fā)生模塊產(chǎn)生八位并行數(shù)據(jù)。如圖中所示，要顯示的數(shù)據(jù)為43A、333A333A、31，參照LCD1602液晶模塊內(nèi)部的字符發(fā)生存儲器點陣字符圖形顯示對照表可以方便的找出，現(xiàn)在液晶屏幕上顯示的應(yīng)為F::1，也就是表明現(xiàn)在波形發(fā)生器輸出的是幅值檔次為5。因為最終要顯示的為10個字符，所以在這個狀態(tài)機的循環(huán)中，每次循環(huán)都要向LCD1602中寫入15組數(shù)據(jù)。將上述理論，用VHDL硬件編程語言表述出來，編譯通過后，按照時序設(shè)置時鐘引腳和各個輸入引腳的信號進(jìn)行仿真。接下來就可以生成symbol文件了。將上述理論，用VHDL硬件編程語言表述出來，編譯通過后，按照時序設(shè)置時鐘引腳和各個輸入引腳的信號進(jìn)行仿真。 圖42 頻率控制流程圖TLC5620輸出信號的改變需要8個按鍵和2個撥碼開關(guān)來控制，取一個按鍵作為復(fù)位信號，當(dāng)按鍵按下時，輸出為1，其余情況為0。這次設(shè)計的波形發(fā)生器，所能產(chǎn)生的波形只在正弦波、三角波、方波、鋸齒波中切換，只有四個狀態(tài)。本設(shè)計以QUARTUS II軟件做為FPGA硬件開發(fā)平臺，應(yīng)用VHDL語言描述了一個波形、幅度、頻率均可顯示，而且波形可變、幅度可控、頻率可調(diào)的波形發(fā)生器。與綜合過程相似，靜態(tài)時序分析也是一個重復(fù)的過程，它與布局布線步驟緊密相連，這個操作通常要進(jìn)行多次直到時序約束得到很好的滿足。在實現(xiàn)過程中應(yīng)設(shè)置默認(rèn)配置的下載形式，以使后續(xù)位流下載正常。映射，將網(wǎng)表中邏輯門映射成物理元素，即把邏輯設(shè)計分割到構(gòu)成可編程邏輯陣列內(nèi)的可配置邏輯塊、輸入輸出塊 、及其它資源中的過程。接下來要進(jìn)行仿真驗證。其中，分析是采用Synopsys標(biāo)準(zhǔn)的HDL語法規(guī)則對HDL源文件進(jìn)行分析并糾正語法錯誤；綜合是以選定的FPGA結(jié)構(gòu)和器件為目標(biāo)，對HDL和FPGA網(wǎng)表文件進(jìn)行邏輯綜合；而優(yōu)化則是根據(jù)用戶的設(shè)計約束對速度和面積進(jìn)行邏輯優(yōu)化，產(chǎn)生一個優(yōu)化的FPGA網(wǎng)表文件，以供FPGA布局和布線工具使用。用VHDL設(shè)計電路系統(tǒng)，可以把任何復(fù)雜的電路系統(tǒng)視為一個模塊，對應(yīng)一個設(shè)計實體。除此之外，Quartus II具有功能強大的邏輯綜合工具，高效的期間編程與驗證工具，可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件，而且還能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。Maxplus II 作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。VHDL采用基于庫（Library）的設(shè)計方法，可以建立各種可再次利用的模塊。另外，VHDL支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。VHDL支持同步電路、異步電路和隨機電路的設(shè)計，這是其他硬件描述語言所不能比擬的。此外，本章還主要介紹了PERI24DI外設(shè)板中的TLC5620 DA轉(zhuǎn)換器和PERI18KD外設(shè)板的LCD1602。TLC5620是串聯(lián)型8位D/A轉(zhuǎn)換器（DAC），它有4路獨立的電壓輸出D/A轉(zhuǎn)換器，具備各自獨立的基準(zhǔn)源，其輸出還可以編程為2倍或1倍，在控制TLC5620時，只要對該芯片的DATA、CLK、LDAC、LOAD端口控制即可，TLC5620控制字為11位，包括8位數(shù)字量2位通道選擇，1位增益選擇。只有當(dāng)引腳從高電平變?yōu)榈碗娖綍r，DAC輸出才更新。DAC寄存器采用雙緩存，允許一整套新值被寫入設(shè)備中。 圖26外設(shè)板實物圖在設(shè)計波形發(fā)生器時，選用了該外設(shè)板的TLC5620DA轉(zhuǎn)換器，TLC5620是波形發(fā)生器的主要部分，各種波形的產(chǎn)生，都是基于TLC5620的模數(shù)轉(zhuǎn)換功能，以下是對TLC5620的詳細(xì)介紹。 DDRAM就是顯示數(shù)據(jù)RAM，用來寄存待顯示的字符代碼。然后在確保 RS，RW 穩(wěn)定后送入使能信號E，使其為高電平，在使能信號穩(wěn)定后，就可以在數(shù)據(jù)線 D0D7 上送入需要寫入的命令或者數(shù)據(jù)了。其主要硬件資源有，8位LED發(fā)光二極管，8位8段LED數(shù)碼管，1個蜂鳴器，8個獨立輕觸按鍵，2路撥碼開關(guān)，8位LED發(fā)光二極管，LCD12864液晶屏接口，LCD5110液晶屏接口，外部電源接口，LCD1602液晶屏接口和1個電源指示燈及一個可調(diào)電位器。 圖23 核心板實物圖本次所使用的開發(fā)板還有以下幾個特點：首先FPGA主芯片采用了Altera公司高性價比FPGA，CycloneII系列EP2C5Q208，CycloneII是Altera第二代業(yè)界領(lǐng)先的低成本Cyclone FPGA，成本比第一代器件低30％，而密度是其三倍以上，在低成本FPGA市場上的領(lǐng)先地位。 當(dāng)然，對于復(fù)雜的設(shè)計，一個LUT是無法完成的，F(xiàn)PGA可以通過進(jìn)位邏輯將多個LUT相連起來，實現(xiàn) n 輸入的查找表，實現(xiàn)設(shè)計要求。與傳統(tǒng)數(shù)電路系統(tǒng)相比，F(xiàn)PGA具有可編程、高集成度、高速和高可靠性等優(yōu)點，通過配置器內(nèi)部的邏輯功能和輸入/輸出端口，將原來電路板級的設(shè)計放在芯片中進(jìn)行，提高了電路性能，降低了印刷電路板設(shè)計的工作量和難度，有效提高了設(shè)計的靈活性和效率[6]。使得所學(xué)的專業(yè)知識得到了實踐和運用。一般地說，EDA解決方案均采用計算機自頂向下的設(shè)計方式，在底層設(shè)計時對邏輯進(jìn)行必要的描述，并依賴特定的軟件執(zhí)行邏輯優(yōu)化與器件映射，最后再使用由各芯片生產(chǎn)廠商提供的編譯器執(zhí)行布線和網(wǎng)格優(yōu)化。當(dāng)今世界在以電子信息技術(shù)為前提下推動了社會跨躍式的進(jìn)步，科學(xué)技術(shù)的飛速發(fā)展日新月異帶動了各國生產(chǎn)力的大規(guī)模提高。變得操作越來越簡單而輸出波形的能力越來越強。波形發(fā)生器由獨立的臺式儀器和適用于個人計算機的插卡及新近開發(fā)的VXI模塊。本設(shè)計充分利用FPGA靈活的控制、豐富的外設(shè)處理能力，實現(xiàn)頻率、幅值可調(diào)的信號的輸出，同時可以根據(jù)需要方便地實現(xiàn)各種比較復(fù)雜的調(diào)頻、和調(diào)幅功能，具有良好的實用性。而且它的時鐘頻率已可達(dá)到幾百兆赫茲，加上它的靈活性和高可靠性幾乎可將整個設(shè)計系統(tǒng)下載于同一芯片中，實現(xiàn)片上系統(tǒng)（SOC），非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路。HP8770A實際上也只能產(chǎn)生8中波形，而且價格昂貴。自60年代以來，信號發(fā)生器有了迅速的發(fā)展，出現(xiàn)了函數(shù)發(fā)生器、掃頻信號發(fā)生器、合成信號發(fā)生器、程控信號發(fā)生器等新種類。 基于TLC5620的FPGA波形發(fā)生器設(shè)計畢業(yè)論文目 錄摘要 IAbstract II第1章 緒論 1 課題背景 1 研究背景 1 研究的目的及意義 2 3 4 6第2章 系統(tǒng)硬件 7 FPGA基本原理 7 9 9 10 12 15第3章 開發(fā)軟件 16 VHDL硬件編程語言 16 開發(fā)軟件QUARTUS II 17 18 22第4章 設(shè)計成果 23 23 24 24 27 29 31 33 33 36 38結(jié)論 39參考文獻(xiàn) 40致謝 41附錄1 42附錄2 46附錄3 50附錄4 56I第1章 緒論 第1章 緒論 課題背景 研究背景 波形發(fā)生器是能夠產(chǎn)生大量的標(biāo)準(zhǔn)信號和用戶定義信號，并保證高精度、高穩(wěn)定性、可重復(fù)性和易操作性的電子儀器。各類信號發(fā)生器的性能指標(biāo)也有了大幅度的提高，同時在簡化機械結(jié)構(gòu)、小型化、多功能等各方面也有了顯著的發(fā)展。不久以后，Analogic公司推出了型號為Data2020的多波形合成器，Lecroy公司生產(chǎn)的型號為9100的任意波形發(fā)生器等。這說明基于FPGA的波形發(fā)生器，有著廣闊的前景。過去由于頻率很低應(yīng)用的范圍比較狹小，輸出波形頻率的提高，使得波形發(fā)生器能應(yīng)用于越來越廣的領(lǐng)域。由于VXI總線的逐漸成熟和對測量儀器的高要求，在很多領(lǐng)域需要使用VXI系統(tǒng)測量產(chǎn)生復(fù)雜的波形，VXI的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開發(fā)VXI模塊的周期長，而且需要專門的VXI機箱的配套使州，使得波形發(fā)生器VXI模塊僅限于航空、軍事及國防等人型領(lǐng)域。波形操作方法的好壞，是由波形發(fā)生器控制軟件質(zhì)量保證的，編輯功能增加的越多，波形形成的操作性越好。由此可見科技已成為各國競爭的核心，尤其是電子信息技術(shù)更顯得尤為重要，在國民生產(chǎn)各部門電子信息技術(shù)得到了廣泛的應(yīng)用。雖然對于簡單的邏輯，采用原始邏輯圖或布爾方程輸入可獲得非常好的效果，但對于復(fù)雜的系統(tǒng)設(shè)計，應(yīng)用以上方案就容易產(chǎn)生錯誤，而必須依靠一種高層的邏輯，這樣就產(chǎn)生了硬件描述語言HDL，其中符合IEEE 1076標(biāo)準(zhǔn)的VHDL的應(yīng)用成為新一代EDA解決方案中的首選，是整個電子邏輯系統(tǒng)設(shè)計的核心[4]。針對課題的要求，結(jié)合FPGA控制、LCD字符顯示、DAC芯片驅(qū)動等相關(guān)知識，運用VHDL語言描述了一個波形、幅度、頻率均可顯示，而且波形可變、幅度可控、頻率可調(diào)的波形發(fā)生器。FPGA的應(yīng)用使得數(shù)字電路系統(tǒng)設(shè)計變的非常的方便，它不但可以縮短開發(fā)周期，還可以進(jìn)行片上系統(tǒng)設(shè)計，提高了系統(tǒng)的可靠性等，目前在電子設(shè)計領(lǐng)域有著廣泛的應(yīng)用。通俗地說，F(xiàn)PGA就是由查找表、觸發(fā)器和布線資源組成。其次，板載了EPCS4N串行配置芯片，同時支持JTAG和AS兩種下載模式。圖24 PERI18KD外設(shè)板實物圖在波形發(fā)生器的設(shè)計過程中，選用了該板的8個獨立輕觸按鍵和2路撥碼開關(guān)，還用到了LCD1602液晶屏接口。對于一次讀寫操作，最短的周期在 5001000ns，也就是不到 1 微秒，這個時間是足夠短了。共80個字節(jié)，其地址和屏幕地址一一對應(yīng)。TLC5620是帶有高阻抗緩沖輸入的4通道8位電源輸出數(shù)模轉(zhuǎn)換器集合。通過LDAC實現(xiàn)DAC輸出值的同時更新。LOAD8I串口加載控制。其中命令格式第1位、第2位分別為AA0，A1，A0共有四個值00、011分別代表著DA的四個輸出端口DCAA、DCAB、DCAC、 15第2章 系統(tǒng)硬件15 第3章 開發(fā)軟件DCAD。TLC5620是波形發(fā)生器的主要部分，各種波形的產(chǎn)生，都是基于TLC5620的模數(shù)轉(zhuǎn)換功能。VHDL還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計，既支持模塊化設(shè)計，又支持層次化設(shè)計。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進(jìn)行復(fù)用，可以使設(shè)計成果在設(shè)計人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計。VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨立的設(shè)計。目前Altera已經(jīng)停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Quartus II具有完備的電路功能仿真與時序邏輯仿真工具，能夠進(jìn)行定時/時序分析與關(guān)鍵路徑延時分析，可以使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析，并且支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件，使用組合編譯方式可一次完成整體設(shè)計流程。在VHDL層次化設(shè)計中，它所設(shè)計的模塊既可以是頂層實體，又可以是較低層實體，但對不同層次模塊應(yīng)選擇不同的描述方法（如行為描述或結(jié)構(gòu)描述）[12]。 利用FPGA Compiler II進(jìn)行設(shè)計綜合時，應(yīng)在當(dāng)前Project下導(dǎo)入設(shè)計源文件，自動進(jìn)行語法分析，在語法無誤并