【正文】 規(guī)模提高。在教學(xué)實驗和測試中，經(jīng)常需要用到含有特定頻率和幅度的任意函數(shù)波形，而這時候往往需要使用波形發(fā)生器作為信號源，在其他領(lǐng)域，包括自動控制系統(tǒng)設(shè)計通信等領(lǐng)域，經(jīng)常需要高精度高頻率且頻率可方便調(diào)節(jié)的正弦波方波三角波等信號作為信號源。一般地說，EDA解決方案均采用計算機自頂向下的設(shè)計方式，在底層設(shè)計時對邏輯進行必要的描述，并依賴特定的軟件執(zhí)行邏輯優(yōu)化與器件映射，最后再使用由各芯片生產(chǎn)廠商提供的編譯器執(zhí)行布線和網(wǎng)格優(yōu)化。波形發(fā)生器又叫信號發(fā)生器。使得所學(xué)的專業(yè)知識得到了實踐和運用。第3章主要描述了在設(shè)計中用到的軟件部分，主要介紹了VHDL硬件編程語言和QUARTUS II軟件，并介紹了基于VHDL綜合的FPGA設(shè)計流程。與傳統(tǒng)數(shù)電路系統(tǒng)相比，F(xiàn)PGA具有可編程、高集成度、高速和高可靠性等優(yōu)點，通過配置器內(nèi)部的邏輯功能和輸入/輸出端口，將原來電路板級的設(shè)計放在芯片中進行，提高了電路性能，降低了印刷電路板設(shè)計的工作量和難度，有效提高了設(shè)計的靈活性和效率[6]。目前使用的FPGA 的可編程邏輯單元一般由查找表和觸發(fā)器構(gòu)成[8]。 當然，對于復(fù)雜的設(shè)計，一個LUT是無法完成的，F(xiàn)PGA可以通過進位邏輯將多個LUT相連起來，實現(xiàn) n 輸入的查找表，實現(xiàn)設(shè)計要求。并且，該開發(fā)板采用了核心板與子板的方式，提高了開發(fā)板的兼容性與擴展性，開發(fā)板可以結(jié)合新的外設(shè)板，能夠方便的實現(xiàn)功能的擴展。 圖23 核心板實物圖本次所使用的開發(fā)板還有以下幾個特點：首先FPGA主芯片采用了Altera公司高性價比FPGA，CycloneII系列EP2C5Q208，CycloneII是Altera第二代業(yè)界領(lǐng)先的低成本Cyclone FPGA，成本比第一代器件低30％，而密度是其三倍以上，在低成本FPGA市場上的領(lǐng)先地位。而且開發(fā)板上還采用大量去耦電容還精心設(shè)計了去耦電路。其主要硬件資源有，8位LED發(fā)光二極管，8位8段LED數(shù)碼管，1個蜂鳴器，8個獨立輕觸按鍵，2路撥碼開關(guān)，8位LED發(fā)光二極管，LCD12864液晶屏接口，LCD5110液晶屏接口，外部電源接口，LCD1602液晶屏接口和1個電源指示燈及一個可調(diào)電位器。YB1602A采用COB工藝制作，結(jié)構(gòu)穩(wěn)定，使用壽命長，可以應(yīng)用于智能儀器儀表，通訊，辦公自動化以及軍工領(lǐng)域。然后在確保 RS，RW 穩(wěn)定后送入使能信號E，使其為高電平，在使能信號穩(wěn)定后，就可以在數(shù)據(jù)線 D0D7 上送入需要寫入的命令或者數(shù)據(jù)了。 地址指針計數(shù)器AC是可讀可寫計數(shù)器。 DDRAM就是顯示數(shù)據(jù)RAM，用來寄存待顯示的字符代碼。 1602液晶模塊內(nèi)部的字符發(fā)生存儲器（CGROM)已經(jīng)存儲了160個不同的點陣字符圖形，這些字符有：阿拉伯數(shù)字、英文字母的大小寫、常用的符號、和日文假名等，每一個字符都有一個固定的代碼，比如大寫的英文字母“A”的代碼是01000001B（41H），顯示時模塊把地址41H中的點陣字符圖形顯示出來，我們就能看到字母“A”。 圖26外設(shè)板實物圖在設(shè)計波形發(fā)生器時，選用了該外設(shè)板的TLC5620DA轉(zhuǎn)換器，TLC5620是波形發(fā)生器的主要部分，各種波形的產(chǎn)生，都是基于TLC5620的模數(shù)轉(zhuǎn)換功能，以下是對TLC5620的詳細介紹。器件內(nèi)集成上電復(fù)位功能，確保啟動時的環(huán)境是可重復(fù)的。DAC寄存器采用雙緩存，允許一整套新值被寫入設(shè)備中。內(nèi)置上電復(fù)位 ，具有半緩沖輸出。只有當引腳從高電平變?yōu)榈碗娖綍r，DAC輸出才更新。這個電壓定義了輸出模擬量的范圍。TLC5620是串聯(lián)型8位D/A轉(zhuǎn)換器（DAC），它有4路獨立的電壓輸出D/A轉(zhuǎn)換器，具備各自獨立的基準源，其輸出還可以編程為2倍或1倍，在控制TLC5620時，只要對該芯片的DATA、CLK、LDAC、LOAD端口控制即可，TLC5620控制字為11位，包括8位數(shù)字量2位通道選擇，1位增益選擇。每一通道輸出電壓值都是基準電壓與八位數(shù)據(jù)位轉(zhuǎn)化成的十進制數(shù)與256的比值的乘積。此外，本章還主要介紹了PERI24DI外設(shè)板中的TLC5620 DA轉(zhuǎn)換器和PERI18KD外設(shè)板的LCD1602。VHDL具有廣泛的應(yīng)用范圍，在芯片及電路系統(tǒng)設(shè)計等方面發(fā)揮著日益重要的作用[9] 。VHDL支持同步電路、異步電路和隨機電路的設(shè)計，這是其他硬件描述語言所不能比擬的。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用VHDL編寫的源代碼，因為VHDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。另外，VHDL支持慣性延遲和傳輸延遲，還可以準確地建立硬件電路模型。當設(shè)計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。VHDL采用基于庫（Library）的設(shè)計方法，可以建立各種可再次利用的模塊。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。Maxplus II 作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。Quartus II有如下功能。除此之外，Quartus II具有功能強大的邏輯綜合工具，高效的期間編程與驗證工具，可讀入標準的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件，而且還能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。它是指通過某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給EDA工具。用VHDL設(shè)計電路系統(tǒng)，可以把任何復(fù)雜的電路系統(tǒng)視為一個模塊，對應(yīng)一個設(shè)計實體。也就是說，被綜合的文件是HDL文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計的描述和各種約束條件，綜合的結(jié)果則是一個硬件電路的實現(xiàn)方案，該方案必須同時滿足預(yù)期的功能和約束條件。其中，分析是采用Synopsys標準的HDL語法規(guī)則對HDL源文件進行分析并糾正語法錯誤；綜合是以選定的FPGA結(jié)構(gòu)和器件為目標，對HDL和FPGA網(wǎng)表文件進行邏輯綜合；而優(yōu)化則是根據(jù)用戶的設(shè)計約束對速度和面積進行邏輯優(yōu)化，產(chǎn)生一個優(yōu)化的FPGA網(wǎng)表文件，以供FPGA布局和布線工具使用。在進行上級模塊綜合埋設(shè)置下級模塊為Don39。接下來要進行仿真驗證。 再接下來就是進行設(shè)計實現(xiàn)。映射，將網(wǎng)表中邏輯門映射成物理元素，即把邏輯設(shè)計分割到構(gòu)成可編程邏輯陣列內(nèi)的可配置邏輯塊、輸入輸出塊 、及其它資源中的過程。時序提取：產(chǎn)生一反標文件，供給后續(xù)的時序仿真使用。在實現(xiàn)過程中應(yīng)設(shè)置默認配置的下載形式，以使后續(xù)位流下載正常。雖然Xilinx與Altera在FPGA開發(fā)套件上擁有時序分析工具，但在擁有第三方專門時序分析工具的情況下，僅利用FPGA廠家設(shè)計工具進行布局布線，而使用第三方的專門時序分析工具進行時序分析，一般FPGA廠商在其設(shè)計環(huán)境下皆有與第三方時序分析工具的接口。與綜合過程相似，靜態(tài)時序分析也是一個重復(fù)的過程，它與布局布線步驟緊密相連，這個操作通常要進行多次直到時序約束得到很好的滿足。因FPGA具有掉電信息丟失的性質(zhì)，因此可在驗證初期使用電纜直接下載位流，如有必要再將燒錄配置芯片中（如Xilinx的XC18V系列，Altera的EPC2系列）。本設(shè)計以QUARTUS II軟件做為FPGA硬件開發(fā)平臺，應(yīng)用VHDL語言描述了一個波形、幅度、頻率均可顯示，而且波形可變、幅度可控、頻率可調(diào)的波形發(fā)生器。由于硬件參數(shù)的影響，基于TLC5620設(shè)計的波形發(fā)生器頻率只在2Hz到1000Hz之間時能產(chǎn)生比較好的波形。這次設(shè)計的波形發(fā)生器，所能產(chǎn)生的波形只在正弦波、三角波、方波、鋸齒波中切換，只有四個狀態(tài)。復(fù)位鍵只有兩個狀態(tài)1進行復(fù)位，0不進行復(fù)位。 圖42 頻率控制流程圖TLC5620輸出信號的改變需要8個按鍵和2個撥碼開關(guān)來控制，取一個按鍵作為復(fù)位信號，當按鍵按下時，輸出為1，其余情況為0。將每個計數(shù)器當前的結(jié)果分別乘以100、1000、10000、100000、100000，然后累加，就可以作為控制頻率的參數(shù)。將上述理論，用VHDL硬件編程語言表述出來，編譯通過后，按照時序設(shè)置時鐘引腳和各個輸入引腳的信號進行仿真。而在rst被按下后，所有的值都變?yōu)榱?，其中只有key7被按下了兩次，從而qian變?yōu)榱?。接下來就可以生成symbol文件了。而在主控模塊輸出的控制信號幅值的四位二進制數(shù)改變時，波形發(fā)生模塊內(nèi)部會根據(jù)情況的不同，將每組數(shù)據(jù)放大不同的倍數(shù)。將上述理論，用VHDL硬件編程語言表述出來，編譯通過后，按照時序設(shè)置時鐘引腳和各個輸入引腳的信號進行仿真。這些數(shù)據(jù)都可以在以上圖片中找到，可以說明波形發(fā)生模塊的正確性。因為最終要顯示的為10個字符，所以在這個狀態(tài)機的循環(huán)中，每次循環(huán)都要向LCD1602中寫入15組數(shù)據(jù)。將上述理論，用VHDL硬件編程語言表述出來，編譯通過后，假設(shè)使用條件，然后按照假設(shè)條件設(shè)置時鐘引腳和各個輸入引腳的信號進行仿真。如圖中所示，要顯示的數(shù)據(jù)為43A、333A333A、31，參照LCD1602液晶模塊內(nèi)部的字符發(fā)生存儲器點陣字符圖形顯示對照表可以方便的找出，現(xiàn)在液晶屏幕上顯示的應(yīng)為F::1，也就是表明現(xiàn)在波形發(fā)生器輸出的是幅值檔次為5。圖412 TLC5620與FPGA連接圖TLC5620是串聯(lián)型8位D/A轉(zhuǎn)換器（DAC），它具有4路獨立的電壓輸出D/A轉(zhuǎn)換器，具備各自獨立的基準源，其輸出還可以編程為2倍或1倍，在控制TLC5620時，只要對該芯片的DATA、CLK、LDAC、LOAD端口控制即可，TLC5620控制字為11位，包括8位數(shù)字量，2位通道選擇，1位增益選擇。TLC5620轉(zhuǎn)化時接收的是十一位串行數(shù)據(jù)，兩位DAC選擇位和一位范圍位，控制著輸出接口的選擇和參考電壓的選擇，其它八位為波形發(fā)生模塊產(chǎn)生八位并行數(shù)據(jù)。TLC5620的控制時序是，當dac_clk下降沿來臨時，dac_data向TLC5620的緩存寄存器里輸入一個數(shù)據(jù)，在數(shù)據(jù)寫好后，當dac_ldac為1時，TLC5620將解讀這些數(shù)據(jù)，并輸出。得到最終設(shè)計成果。 圖416 最終設(shè)計成果仿真波形在此次仿真中，key[7]到key[2]分別代表輸出頻率的千位、百位、十位、個位、十分位、百分位。所以現(xiàn)在輸出的波形應(yīng)為幅值檔次為一旦所有的數(shù)據(jù)位送入，load變?yōu)槊}沖低電平，以便把數(shù)據(jù)從串行輸入寄存器傳送到所選擇的 DACA。當rs、rw為低電平時，向LCD1602中輸入指令，如圖可見，data為30c、06,、084，這五個命令是LCD1602的初始化指令。液晶顯示器上，撥碼開關(guān)控制著波形形狀的改變。從左到右分別表示的為千位、百位、十位、個位、十分位、百分位 。最后兩個按鍵一個控制幅值，另一個為復(fù)位按鍵。不過這只是對應(yīng)著10個檔位，不是真正的幅值。本次采用原理圖輸入與HDL語言描述結(jié)合的方法。 41結(jié)論結(jié)論這次設(shè)計的要求是設(shè)計一個基于TLC5620的FPGA波形發(fā)生器。并在老師要求的基礎(chǔ)上增加了波形形狀的顯示，和幅值的調(diào)節(jié)和顯示。對外部信號的引入有了更深一層的認識。而且對并行和串行輸出有了深刻的認識。閆老師平易近人、和藹可親，他嚴謹?shù)闹螌W(xué)態(tài)度和實事求是的科研作風深深的教育和感染了我，使我在學(xué)業(yè)和思想等方面都受益匪淺，在此對閆老師表示最衷心的感謝！再次要感謝本組兄弟姐妹們在生活和學(xué)習上給我的熱情幫助。目前最主要的硬件描述語言是VHDL和verilog HDL及System Verilog。采用具有良好性能的專用集成芯片能達到目的要求，但采用該方法所需的外圍電路模塊多且較為復(fù)雜，不利于控制和問題的檢查。二、研究的基本內(nèi)容，擬解決的主要問題 研究基本內(nèi)容：熟悉FPGA硬件的邏輯結(jié)構(gòu)，做到對一些流行的硬件設(shè)備的內(nèi)部結(jié)構(gòu)有一定的了解。了解TCL5602的硬件結(jié)構(gòu)及其驅(qū)動方式，編寫TCL5620的驅(qū)動程序，使其能產(chǎn)生方波、三角波、正弦波等多種波形。通過上網(wǎng)和圖書館借閱一些相關(guān)專業(yè)的書籍，熟悉FPGA、EDA的開發(fā)流程。通過已有的課本學(xué)習VHDL語言的知識，并且能夠?qū)懸恍┬〕绦虿崿F(xiàn)功能仿真。 四、研究工作進度 第一階段（1—4周）：收集資料，熟悉課題內(nèi)容，查找參考書，確定設(shè)計思路，并能編寫簡單的程序。第五階段 （17—18周）：撰寫論文，準備答辯。由于其功能強大，優(yōu)點眾多，在很多公司中有很廣泛的應(yīng)用。而純單片機的方法雖便于控制但又難以達到較高的要求。任意波形發(fā)生器的應(yīng)用非常廣泛，在原理上可仿真任意波形，只要數(shù)字示波器或其它記錄儀捕捉到的波形，任意波形發(fā)生器都可復(fù)制出，特別有用的是仿真單次偶發(fā)的信號，例如地震波形、汽車碰撞波形等等。由于三組調(diào)制信號有嚴格的同步和低的相位噪聲，使這種序列信號既穩(wěn)定又相位噪聲極低，序列內(nèi)可插入觸發(fā)、波形循環(huán)、斷點而不會失去同步，從而擴展成為復(fù)雜波形產(chǎn)生設(shè)備。任意波形發(fā)生器的數(shù)量視音調(diào)數(shù)目和間隔而定。第五、數(shù)字通信的仿真――第三代移動通信屬于多制式多種信號的綜合，對于這種包括語音、圖像和數(shù)據(jù)的復(fù)雜調(diào)制信號，AWG可發(fā)揮積極作用和產(chǎn)生非常逼真的信號。三、發(fā)展趨勢目前市場上已有的信號發(fā)生器有很多種，其電路形式有采用運放及分立元件構(gòu)成；也有采用單片集成的函數(shù)發(fā)生器；以及以單片機和FPGA為核心，輔以必要的模擬電路構(gòu)成的DDFS數(shù)字信號發(fā)生器。8GS/s和帶寬2GHz。其中波形發(fā)生模塊是由將三種波采樣得到的數(shù)據(jù)生成mif文件，然后定制的rom。主控模塊則是控制選擇波形，選擇波形頻率。頻率顯示默認單位為Hz。在excel中對應(yīng)生成的圖形如下： 正弦波采樣圖同理，在excel中對正弦波進行采樣，采樣的數(shù)據(jù)在excel中對應(yīng)生成的圖形如下：示波器顯示的波形分別為，三角波，正弦波，方波：