【正文】 當(dāng)看著自己的程序 經(jīng)過逐步的修改調(diào)試最后能夠運(yùn)行成功時(shí)，心中那種興奮地感覺是無法用言語表達(dá)的。我 通過 學(xué)習(xí)和試驗(yàn)，查看相關(guān)的資料和書籍，使自己非常稚嫩 的 作品一步步完善起來，每一次改進(jìn)都是我學(xué)習(xí)的收獲，每一次試驗(yàn) 都是我學(xué)習(xí)的經(jīng)驗(yàn) 。 在 Device 中進(jìn)行如下選擇 ， 如圖 42： 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 20 圖 42 芯片選擇 引腳鎖定 選擇所需要的引腳 ， 如圖 43： 圖 43 選擇引腳 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 21 配置引腳 ， 如圖 44： 對比頂層電路圖 (圖 321)，在圖 44 中，使 clk 與 clock 相接； start、 stop、 reset、sp[2..0] 分別與 K K K K5~K7 相接； sel[2..0]對應(yīng)七段數(shù)碼管的選擇連接， out[6..0]對應(yīng)數(shù)碼管顯示的連接， dp 對應(yīng)數(shù)碼管小數(shù)點(diǎn)顯示的連接。 七段數(shù)碼管顯示模塊仿真 使用 Quartus II 對 七段數(shù)碼管顯示 模塊進(jìn)行功能仿真 ， 如圖 320： 圖 320 七段數(shù)碼管顯示模塊仿真 七段數(shù)碼管顯示模塊仿真 (如圖 320)分析：上圖中可以看出， q[6..0]根據(jù)輸入信號 d[3..0]的值顯示相應(yīng)的數(shù)字。 經(jīng)過 8 選1 選擇器進(jìn)行數(shù)碼管位選。由于 clkin 的頻率比較大，所以顯示為一條黑帶。 控制電路頂層例化模塊元件圖 設(shè)計(jì) 運(yùn)行 控制電路頂層例化 模塊，生成元件圖 ， 如圖 311： c lkre s ets tar ts tops p[ 2. .0]k m c nt 1[ 3. .0]k m c nt 2[ 3. .0]k m c nt 3[ 3. .0]c ou nt 1[ 3. .0]c ou nt 2[ 3. .0]c ou nt 3[ 3. .0]topin s t 圖 311 控制電路頂層例化模塊元件圖 控制電路頂層例化模塊元件圖 (如圖 311)分析： clk 為時(shí)鐘脈沖輸入端，上升沿有效； reset 為復(fù)位信號輸入端， start 為開始計(jì)費(fèi)信號輸入端， stop 為停 止計(jì)費(fèi)信號輸入端，均為高電平有效； sp[2..0]為出租車狀態(tài)輸入端（停止或不同行駛速度）； kmt和 count 信號分別為出租車行駛的里程和花費(fèi)的輸出端。預(yù)設(shè) 20 個(gè)時(shí)鐘周期為 20s，對時(shí)鐘周期進(jìn)行計(jì)數(shù)，每計(jì) 20 個(gè)時(shí)鐘周期輸出高電平，指示計(jì)時(shí) 20s。 計(jì)時(shí)模塊 在汽車啟動(dòng)后，當(dāng)遇到顧客等人或紅燈時(shí)，出租車采用計(jì)時(shí)收費(fèi)的方式。同時(shí)由 t 對 clk 進(jìn)行計(jì)數(shù)，當(dāng) t等于 kinside 時(shí)，把 clkout 信號置 1， t 清 0。 （ 4） 當(dāng)總費(fèi)用達(dá)到或超過 40元時(shí)，每 km收費(fèi) 4元。以十進(jìn)制顯示出租車行駛路程與車費(fèi)。 編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中。 隨著 EDA技術(shù)的發(fā) 展，使用硬件語言設(shè)計(jì) FPGA成為一種趨勢。 VHDL 語言具有很強(qiáng)的移植能力 VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在 ： 對于同一個(gè)硬件電路的 VHDL 語言描述 ， 它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺移植到另一個(gè)工作平臺上去執(zhí)行。歸納起來 ， VHDL 語言主要具有以下優(yōu)點(diǎn)： VHDL 語言功能強(qiáng)大 ， 設(shè)計(jì)方式多樣 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu) ， 只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。 選擇目標(biāo)芯片，具體芯片最好讓編譯器根據(jù)工程設(shè)計(jì)的實(shí)際情況自動(dòng)選擇。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。 FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。常用的硬件描述語言有 ABEL、 VHDL 語言等，其中 VHDL 語言是一種行為描述語言，其編程結(jié)構(gòu)類似于計(jì)算機(jī)中的 C 語言，在描述復(fù)雜邏輯設(shè)計(jì)時(shí)，非常簡潔，具有很強(qiáng)的邏輯描述和仿真能力，是未來硬件設(shè)計(jì)語言的主流。 從國內(nèi)外的各種研究方法來看，實(shí)現(xiàn)出租車計(jì)費(fèi)系統(tǒng)總共有三種方案。計(jì)程車市場從 90 年代初的起步階段到現(xiàn) 在已經(jīng)進(jìn)入了高峰期。出租車計(jì)價(jià)器是出租車營運(yùn)收費(fèi)的專用智能化儀表， 它安裝在出租車上，指示出載客路程數(shù)，以及乘客應(yīng)付費(fèi)用的總數(shù) ， 是出租車市場規(guī)范化、標(biāo)準(zhǔn)化以及減少司機(jī)與乘客之間發(fā)生糾紛的重要設(shè)備。 23 參考文獻(xiàn) 19 硬件實(shí)現(xiàn) 16 七段數(shù)碼管顯示模塊 16 8 選 1 選擇器模塊仿真 14 模 8 計(jì)數(shù)器模塊 9 計(jì)程模塊元件圖設(shè)計(jì) s civilization. In this paper the VHDL can solve the above problem, because of this design is described by VHDL Language as a design method of Hardware, using the topdown design ideas, get a taxi pricing system Hardware structure, software by Quartus II piler and download in the simulation results of the design and key waveforms. After the experiment box on hardware tested prior taxi cab pricing system is the basic function of the meter. This article first introduced the meaning and taxi control system development status and the characteristics of the language of VHDL, then introduces the design of the control system of the taxi, design ideas, and presents the overall design, through the analysis of the block diagram of the draw detailed modules circuit chart and write program source code, will in Quartus II piled on software simulation, waveform basic ply with the design requirements. Key words: Taxi meter VHDL Quartus II I 目 錄 第 1 章 緒 論 指導(dǎo)教師簽字 時(shí)間 年 月 日 速度 模塊 計(jì)時(shí)模塊 計(jì)費(fèi) 模塊 計(jì)程模塊 總費(fèi)用 總里程 譯碼 顯示 摘 要 我國在 70年代開始出現(xiàn)出租車，但那時(shí)的計(jì)費(fèi)系統(tǒng)大都是國外進(jìn)口 ， 不但不夠準(zhǔn)確，價(jià)格還十分昂貴。 其系統(tǒng) 設(shè)計(jì) 框 圖 如 圖 1 所示。二十世紀(jì)后半期，數(shù)字系統(tǒng)得到了飛速發(fā)展，同時(shí)為了提高系統(tǒng)的可靠性與通用性，微處理器和專業(yè)集成電路逐漸取代了通用全硬件電路。 基于現(xiàn)場可編程邏輯陣列 (FPGA)的出租車多功能計(jì)費(fèi)器，采用硬件描述語言 VHDL 和邏輯綜合為基礎(chǔ)的自頂向下的電路設(shè)計(jì)方法，開發(fā)成本低，周期短，可靠性高，功能升級方便，滿足了用戶的要求。 五 、進(jìn)度計(jì)劃 第 1 周 — 第 2 周 收集資料，完成開題報(bào)告 第 3 周 — 第 4 周 需求分析，概要設(shè)計(jì) 第 5 周 — 第 7 周 詳細(xì)設(shè)計(jì) 第 8 周 中期檢查 第 9 周 — 第 12 周 寫論文 第 13 周 — 第 14 周 論文審核定稿 第 15 周 — 第 16 周 答辯 教研室主任簽字 時(shí) 間 年 月 日 畢業(yè)設(shè)計(jì)開題報(bào)告 題 目 基于 FPGA 出租車計(jì) 費(fèi)系統(tǒng)的設(shè)計(jì) 學(xué)生姓名 宋雨薇 學(xué)號 20xx6287 班級 方 08091 專業(yè) 電氣工程系 一、研究背景 在我國社會經(jīng)濟(jì)發(fā)展的今天， 隨著城市化水平的提高和人民生活水平的改善， 各大中小城市的出租車營運(yùn)事業(yè)也迅速發(fā)展， 出租車的服務(wù)顯得越來越重要 。 二、 基本要求 車起步開 始計(jì)費(fèi)； 超過起步里程后，按規(guī)定的費(fèi)用累加計(jì)費(fèi) ； 車暫停不計(jì)費(fèi)或按折扣計(jì)費(fèi)； 超過最大所規(guī)定里程后，可增加計(jì)費(fèi)比例； 三、 主要技術(shù)指標(biāo) 完成主要功能。 原理圖，波形圖。出租車計(jì)價(jià)器是出租車營運(yùn)收費(fèi)的專用智能化儀表， 它安裝在出租車上，指示出載客路程數(shù)，以及乘客應(yīng)付費(fèi)用的總數(shù) ， 是出租車市場規(guī)范化、標(biāo)準(zhǔn)化以及減少司機(jī)與乘客之間發(fā)生糾紛的重要設(shè)備。該系統(tǒng)在不改變硬件電路的前提下，具有可以重構(gòu)系統(tǒng)的功能；采用完全相同電路結(jié)構(gòu)，只要根據(jù)各地區(qū)的要求在 VHDL 程序中設(shè)置各參數(shù)，就可以適應(yīng)各地區(qū)出租車不同計(jì)費(fèi)標(biāo)準(zhǔn)的需要，還可以根據(jù)各地區(qū)需求增加其他功能。目前，業(yè)界大量可編程邏輯器件，尤其是現(xiàn)場可編程器件被大量地應(yīng)用在集成電路的制作當(dāng)中。 脈沖信號 速度 開始鍵 復(fù)位鍵 時(shí)鐘信號 圖 1 出租車計(jì)費(fèi)器系統(tǒng) 設(shè)計(jì) 框 圖 四、預(yù)期結(jié)果 經(jīng)過對任務(wù)書的分析，本課題要求對出租車計(jì)費(fèi)系統(tǒng)的原理進(jìn)行分析，熟悉出租車計(jì)費(fèi)系統(tǒng)的組成結(jié)構(gòu)圖，并對其進(jìn)行仿真設(shè)計(jì)。隨著改革開放日益深入，出租車行業(yè)的發(fā)展勢頭已十分突出，國內(nèi)各機(jī)械廠家紛紛推出國產(chǎn)計(jì)價(jià)器。 1 課題研究的主要內(nèi)容 3 FPGA 簡介 4 硬件描述語言 VHDL 簡介 7 方案擬定 9 速度模塊元件圖設(shè)計(jì) 9 計(jì)程模塊 10 計(jì)時(shí)模塊元件圖設(shè)計(jì) 12 控制電路頂層例化模塊 15 II 8 選 1 選擇器模塊元件圖設(shè)計(jì) 25 附 錄 一種功能完備、簡單易用、計(jì)量準(zhǔn)確的出租車計(jì)價(jià)器是加強(qiáng)出租