【正文】 s Zhangye city during their journey to Kazakhstan, May 5, 2022. The caravan, consisting of more than 100 camels, three horsedrawn carriages and four support vehicles, started the trip from Jingyang county in Shaanxi on Sept 19, 2022. It will pass through Gansu province and Xinjiang Uygur autonomous region, and finally arrive in Almaty, formerly known as AlmaAta, the largest city in Kazakhstan, and Dungan in Zhambyl province. The trip will cover about 15,000 kilometers and take the caravan more than one year to plete. The caravan is expected to return to Jingyang in March 2022. Then they will e back, carrying specialty products from Kazakhstan A small art troupe founded six decades ago has grown into a household name in the Inner Mongolia autonomous region. In the 1950s, Ulan Muqir Art Troupe was created by nine young musicians, who toured remote villages on horses and performed traditional Mongolian music and dances for nomadic families. The 54yearold was born in Tongliao, in eastern Inner Mongolia and joined the troupe in says there are 74 branch troupes across Inner Mongolia and actors give around 100 shows every year to local nomadic people. I can still recall the days when I toured with the troupe in the early 39。 mile1=0010。 use 。 when 0110 = seg=1011111。 when others = scan=11111110。 end decode。 end behave。 when 0010 = seg=fei2。 use 。) then if(qout=7) then qout=0000。 qout: buffer std_logic_vector(3 downto 0) )。 end if。 計(jì)價(jià)范圍 0~ 元 else c3=c3+1。c0=0000。 計(jì)費(fèi)驅(qū)動(dòng)信號(hào) start: in std_logic。 end if。 15 分頻輸入信號(hào) clk_out:out std_logic)。 end rt2。 end if。 end if。 若等待時(shí)間大于 2min 則 en1 置 1 else en1=39。 if m1=0101 then m1=0000。039。 architecture rt2 of jiliang is begin process(clk1) begin if clk139。 entity jiliang is port( s: in std_logic。 得 1hz 頻率信號(hào) end if。039。clk_28=39。 signal p_1:integer range 0 to 419。 use 。 else qt=qt+1。 co: buffer std_logic。 [15]候伯亨，顧新 . VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) . 西安電 子科技大學(xué)出版社， 1999： 201~223。 [7] 潘松，黃繼業(yè) . EDA 技術(shù)實(shí)用教程 . 第 3 版 .[M]. 科學(xué)出版社， 2022： 25~60。 其次要感謝我的班主任韓婷婷老師和大學(xué)四年給我們授課的所有老師，是他們的悉心教導(dǎo)和精心栽培，讓我掌握了很多專業(yè)知識(shí)，為將來(lái)的工作打下了良好的基礎(chǔ)。 18 致謝 時(shí)光轉(zhuǎn)眼即逝，為期一個(gè)學(xué)期的畢業(yè)論文也已接近尾聲，我四年的大學(xué)生活也即將畫(huà)上一個(gè)句號(hào)。圖 53 所示，當(dāng)行駛了 11 公里時(shí)，費(fèi)用 =8+（ 113） *=，與圖示的 元基本一致（存在一定的誤差）。原理圖如圖 418所示?！? 計(jì)費(fèi)模塊 本模塊根據(jù)輸入的 clk2 信號(hào)變化，調(diào)節(jié)費(fèi)用的計(jì)數(shù)， c0、 c c c3 表示費(fèi)用輸出部分的角、元、十元、百元的輸出。 計(jì)時(shí)部分：計(jì)算乘客的等待累積時(shí)間，當(dāng)?shù)却龝r(shí)間大于 2min 時(shí)，本模塊中 en1 使能信號(hào)變?yōu)?1；當(dāng) clk1 每來(lái)一個(gè)上升沿，計(jì)時(shí)器就自增 1,計(jì)時(shí)器的量程為 59min，滿量程后自動(dòng)歸零。此外，在以前實(shí)驗(yàn)課的基礎(chǔ)上，我對(duì)分頻器的設(shè)計(jì)和應(yīng)用已經(jīng)比較熟悉，所以決定利用自己所學(xué)來(lái)解決問(wèn)題，故決定放棄方 案二，選擇方案一的設(shè)計(jì)思路。計(jì)量模塊是整個(gè)系統(tǒng)實(shí)現(xiàn)里程計(jì)數(shù)和時(shí)間計(jì)數(shù)的重要部分；控制模塊是實(shí)現(xiàn)不同計(jì)費(fèi)方式的選擇部分；設(shè)計(jì)通過(guò)分頻模塊產(chǎn)生不同頻率的脈沖信號(hào)來(lái)實(shí)現(xiàn)系統(tǒng)的計(jì)費(fèi)。 譯碼模塊：完成計(jì)價(jià)、計(jì)時(shí)和計(jì)程數(shù)據(jù)的顯示。對(duì)于本設(shè)計(jì)來(lái)說(shuō)，設(shè)計(jì)的主體是外部輸入模塊、控制模塊和顯示模塊， 對(duì)輸入的頻率進(jìn)行分頻，得到超出公里數(shù)的單價(jià)對(duì)應(yīng)的頻率，按照車(chē)輛行駛公里數(shù)，對(duì)最終費(fèi)用進(jìn)行控制，再通過(guò)譯碼顯示模塊，最終在數(shù)碼管上顯示出計(jì)費(fèi)數(shù)額。 分析及步驟 第一步，選好實(shí)驗(yàn)題目后，首先對(duì)實(shí)驗(yàn)要求做了邏輯上的理性分析，明確了實(shí)驗(yàn)?zāi)康摹? 4 （ 4） VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān) 采用 VHDL 語(yǔ)言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。 VHDL語(yǔ)言的優(yōu)點(diǎn) （ 1） VHDL 語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣 VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的 VHDL 語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。時(shí)至今日 ，傳統(tǒng)的手工設(shè)計(jì)過(guò)程已經(jīng)被先進(jìn)的電子設(shè)計(jì)自動(dòng)化（ EDA）工具所代替。它采用了手搖計(jì)算機(jī)與機(jī)械結(jié)構(gòu)相結(jié)合的方式，實(shí)現(xiàn)了半機(jī)械半電子化，在計(jì)程的同時(shí)還可完成計(jì)價(jià)的工作。它采用手搖計(jì)算機(jī)與機(jī)械結(jié)構(gòu)相結(jié)合的方式實(shí)現(xiàn)了半機(jī)械半電子化。因此，汽車(chē)計(jì)價(jià)器的研究也是具有一定意義的。 南南南 京京京 師師師 范范范 大大大 學(xué)學(xué)學(xué) 中中中 北北北 學(xué)學(xué)學(xué) 院院院 畢畢畢 業(yè)業(yè)業(yè) 設(shè)設(shè)設(shè) 計(jì)計(jì)計(jì) （（（ 論論論 文文文 ））） （（（ 2022 屆屆屆 ））） 題 目： 基于 FPGA的出租車(chē)計(jì)價(jià)系統(tǒng)設(shè)計(jì) 專 業(yè)： 電子信息工程 姓 名： 學(xué) 號(hào)： 指導(dǎo)教師： 職 稱： 講師 填寫(xiě)日期： 20220501 南京師范大學(xué)中北學(xué)院教務(wù)處 制 1 摘 要 本文提出了在 QuartusⅡ 軟件平臺(tái)上基于 FPGA 的出租車(chē)計(jì)費(fèi)器的設(shè)計(jì)方案。 隨著生活水平的提高，人們已不再滿足于衣食住的享受，出行的舒適已受到越來(lái)越多人的關(guān)注。此時(shí)它在計(jì)程的同時(shí)還完成計(jì)價(jià)的工作。大規(guī)模集成電路的發(fā)展產(chǎn)生了第三代計(jì)價(jià)器，也就是全電子化的計(jì)價(jià)器，其功能在不斷完善中。只有以硬件描述語(yǔ)言和邏輯綜合為基礎(chǔ)的子項(xiàng)下的電路設(shè)計(jì)方法才能滿足日趨復(fù)雜的集成電路系統(tǒng)設(shè)計(jì)需求，才能縮短設(shè)計(jì)周期以滿足設(shè)計(jì)對(duì)集成電路系統(tǒng)日益急迫的需求。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問(wèn)題。 第二步，畫(huà)出實(shí)驗(yàn)系統(tǒng)框圖，將大實(shí)驗(yàn)分成小模塊，明確各個(gè)小目標(biāo)，以待各個(gè)擊破。 本設(shè)計(jì)采用的是共陰極七段數(shù)碼管，根據(jù)十六進(jìn)制數(shù)和七段顯示段碼表的對(duì)應(yīng)關(guān)系，數(shù)碼管控制及譯碼顯示模塊將十進(jìn)制的輸入信號(hào)用七段數(shù)碼管顯示，由七段發(fā)光二極管組成數(shù)碼顯示器，利用字段的不同組合，可分別顯示 0～ 9。 預(yù)計(jì)實(shí)現(xiàn)的功能 : 出租車(chē)計(jì)費(fèi)起價(jià)為 元，當(dāng)里程小于 3km 時(shí)，按起價(jià)費(fèi)用計(jì)算；當(dāng)里程大于 3km 時(shí)每公里按 元計(jì)算；等待累計(jì)時(shí)間超過(guò) 2 分鐘，按每分鐘 元計(jì)費(fèi)。計(jì)量模塊采用 1HZ 的驅(qū)動(dòng)信號(hào)，計(jì)費(fèi)模塊采用 28HZ、 15HZ 的驅(qū)動(dòng)信號(hào)；計(jì)量模塊每計(jì)數(shù)一次，計(jì)費(fèi)模塊就實(shí)現(xiàn) 28 次或者 15 次計(jì)數(shù)，即為實(shí)現(xiàn)計(jì)時(shí)時(shí)的 元 /min、計(jì)程時(shí)的 元 /km 的收費(fèi)。 9 4 相關(guān)原理圖及設(shè)計(jì)文件 分頻模塊 分頻模塊是對(duì)系統(tǒng)時(shí)鐘頻率進(jìn)行分頻，如圖 41，得到 co 端輸出 420HZ 頻率的脈沖；然后再通過(guò)圖 42 的模塊對(duì) 420HZ 頻率的脈沖進(jìn)行分頻，分別得到 15HZ、 28HZ、1HZ 三種頻率，本設(shè)計(jì)中通過(guò) 15HZ、 28HZ、 1HZ 三種不同頻率的脈沖信號(hào)實(shí)現(xiàn)在計(jì)程車(chē)在行駛、等待兩種情況下的不同計(jì)費(fèi)；具體原理圖如圖 43。 計(jì)程部分：計(jì)算乘客所行駛的公里數(shù)，當(dāng)行駛里程大于 3km 時(shí)，本模塊中 en0 使能信號(hào)變?yōu)?1；當(dāng) clk1 每來(lái)一個(gè)上升沿，計(jì)程器就自增 1,計(jì)程器的量程為 99km，滿量程后自動(dòng)歸零。如圖 411 及圖 412。 圖 414 模八計(jì)數(shù)器模塊元件原理圖 13 圖 415 片選模塊理圖 圖 416數(shù)碼顯示模塊元件原理圖 圖 417 測(cè)試寫(xiě)入固定值模塊 圖 418 數(shù)碼模塊測(cè)試仿真電路圖 14 圖 419 功能級(jí)仿真結(jié)果 由圖 419 可見(jiàn)，隨著 clk 上升沿的到來(lái)， qt 就會(huì) 加 1， scan， seg 也會(huì)隨著 qt輸入的值相應(yīng)變化，即在車(chē)行駛過(guò)程中，根據(jù)所行駛的路程 ，所得的費(fèi)用，經(jīng)過(guò)譯碼分別在相應(yīng)的數(shù)碼管上顯示相應(yīng)的數(shù)值。 17 6 設(shè)計(jì)總結(jié) 設(shè)計(jì)結(jié)果 本設(shè)計(jì)采用硬件描述語(yǔ)言按自頂向下的方法，將一個(gè)大的系統(tǒng)分成幾個(gè)相對(duì)獨(dú)立的模塊分別設(shè)計(jì)，仿真，最后再整體仿真?；叵脒@段求 學(xué)路，時(shí)而喜悅，時(shí)而惆悵。 還要感謝我的父母，給予我生命并給與我接受教育的機(jī)會(huì)，他們給我生活的關(guān)懷和精神上的鼓勵(lì)是我學(xué)習(xí)的動(dòng)力。 [8] 趙巖嶺，劉春等 . 在 MAX+PLUSII 平臺(tái)下用 VHDL 進(jìn)行數(shù)字電路設(shè)計(jì) . 西安希典出版社， 2022： 123~130。 20 附錄 附錄一： 對(duì)照表 模 8 計(jì)數(shù)器輸出 qout[3..0]接的是片選模塊 qo[3..0]，從片選模塊 VHDL 程序即附錄七來(lái)看， （ 1）當(dāng) qo 輸出 0000 時(shí)，輸出 fei0，即費(fèi)用的角位； （ 2）當(dāng) qo 輸出 0001 時(shí)，輸出 fei1，即費(fèi)用的元位； （ 3）當(dāng) qo 輸出 0010 時(shí)，輸出 fei2，即費(fèi)用的十元位； （ 4）當(dāng) qo 輸出 0011 時(shí)，輸出