基于fpga的八位十進(jìn)制數(shù)字頻率計的設(shè)計與仿真-課程設(shè)計任務(wù)書-全文預(yù)覽
【正文】 //計數(shù)輸出 reg[3:0] counter。 //計數(shù)時鐘 input cin。 t10 u8(.clock(clock0),.rst(rst),.cin(cout7),.cout(),.dout(pre_freq[31:28]))。 t10 u4(.clock(clock0),.rst(rst),.cin(cout3),.cout(cout4),.dout(pre_freq[15:12]))。 end //8 位十進(jìn)制計數(shù)模塊 :由 8 個十進(jìn)制計數(shù)模塊構(gòu)成 t10 u1(.clock(clock0),.rst(rst),.cin(139。 end //產(chǎn)生計數(shù)器復(fù)位信號 always (posedge clock) begin if(divide_clk) rst = 139。b1。 assign clk_scan = counter[15]。 //脈沖計數(shù)寄存器 reg rst。 //數(shù)碼管選擇輸出引腳 output[7:0] seg。 參考文獻(xiàn) [1] 夏宇聞 .Verilog 數(shù)字系統(tǒng)教程 [M].北京 :北京航空航天出版社 ， 20xx. [2] 梁瑞宇 .FPGA 設(shè)計實驗指導(dǎo)書（ Verilog HDL） [M].北京 :北京航空航天出版社 ,20xx. [3] 潘松 著 .EDA 技術(shù)實用教程 Verilog_HDL 版（第 4 版） [M].北京：科學(xué)出版社， 20xx. 附錄 源程序 八位十進(jìn)制數(shù)字頻率計程序?qū)崿F(xiàn)如下 module freqtest(clock,clock0,dig,seg)。 通過這次課程設(shè)計使我懂得了理論與實際相結(jié)合很重要，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實踐相結(jié)合起來， 從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實際動手能力和獨立思考的能力。 四、感受 兩周的實訓(xùn)已經(jīng)過去，對于我來說這兩周的實訓(xùn)賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這兩周實訓(xùn)中我自己的一些心得體會。 3) 分配管腳 (見附錄 )。 5) 創(chuàng)建波形文件。點擊 star pilation 進(jìn)行編譯。兩個方法過程都差不多。點擊 File\new\verilog HDL File，點擊 ok。 二、軟件設(shè)計 程序框圖如圖 1所示。測頻法是在確定的時間 Tw 內(nèi)，記錄被測信號的周期 Nx,則測得的頻率為 Fx=Nx/Tw。 （ 2） 測量誤差 5%。 3. 選擇系統(tǒng)方案，運用 Verilog HDL 編程，采用 QUARTUS Ⅱ 集成開 發(fā)環(huán)境進(jìn)行編輯、綜合測試，并進(jìn)行引腳鎖定。 數(shù)字系統(tǒng)設(shè)計與 VHDL 課程設(shè)計任務(wù)書 一、題目： 基于 FPGA 的八位十進(jìn)制數(shù)字頻率計的設(shè)計與仿真 二、主要內(nèi)容 本次設(shè)計是運用 FPGA（現(xiàn)場可編程門陣列）芯片來實現(xiàn)一個 八位十進(jìn)制數(shù)字頻率計，輸入信號頻率通過數(shù)碼管來顯示。 2. 理解相關(guān)的資料，確定系統(tǒng)功能、性能指標(biāo)，選擇系統(tǒng)組成方案。 四、時間安排 時間 主要內(nèi)容 6月 2日 4日 收集資料，熟悉材料 6月 5日 6日 程序編輯和仿真 6月 9日 11日 修改程序和下載驗證 6月 12日 答辯和錄制視頻等 6月 13日 書寫報告 五、教材及參考書 [1] 潘松 , 王國棟 . VHDL 實用教程 [M].西安 :電子科技大學(xué)出版社， 20xx. [2] 黃智偉 . FPGA 系統(tǒng)設(shè)計與實踐 [M].北京 :電子工業(yè)出版社 ,20xx. [3] 包明 . 趙明富 .EDA 技術(shù)與數(shù)字系統(tǒng)設(shè)計 [M].北京 :北京航空航天大學(xué)出版社 ,20xx. [4] 莫琳， 基于 FPGA 的頻率計的設(shè)計與實現(xiàn) [J].現(xiàn)代電子技術(shù) ,20xx [5] EDA 修改稿 基于 FPGA 的八位十進(jìn)制數(shù)字頻率計 學(xué)生姓名： 學(xué) 院： 專業(yè)班級： 專業(yè)課程： 指導(dǎo)教師： 20xx 年 6 月 15 日 一、 系統(tǒng)設(shè)計 要求 （ 1） 頻率測量范圍： 。 八位十進(jìn)制數(shù)字頻率計 的基本原理是， 測頻法和測周期法。 頂層 模塊 （時基控制，分頻以及對測頻的控制） ； 十進(jìn)制計數(shù)器 模塊， 對測量的脈沖進(jìn)行計數(shù) ； 數(shù)碼管顯示模塊 ，用于測量的結(jié)果，通過試驗箱上的數(shù)碼管顯示，利用動態(tài)掃描顯示。 2) 新建源程序文件。保存程序代碼時，軟件會自動提示新建工程，也可以點擊取消，創(chuàng)建新的源程序文件，全部模塊的源程序創(chuàng)建完成再新建工程，最后把所有模塊添加到工程。 4) 綜合編譯。再點擊編譯，沒有錯誤。 2) 再次編譯源程序 (見附錄 )。 圖 2 實物照片 所做的八位十進(jìn)制數(shù)字頻率計，當(dāng)輸入信號時就會在數(shù)碼管上顯示被測信號的頻率，并且誤差很小，只有當(dāng)被測信號頻率特大時會出現(xiàn)誤差，其他都和標(biāo)準(zhǔn)頻率一
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